Merge branch 'master' of http://www.denx.de/git/u-boot
[platform/kernel/u-boot.git] / board / mpc8560ads / mpc8560ads.c
1 /*
2  * Copyright 2004 Freescale Semiconductor.
3  * (C) Copyright 2003,Motorola Inc.
4  * Xianghua Xiao, (X.Xiao@motorola.com)
5  *
6  * (C) Copyright 2002 Scott McNutt <smcnutt@artesyncp.com>
7  *
8  * See file CREDITS for list of people who contributed to this
9  * project.
10  *
11  * This program is free software; you can redistribute it and/or
12  * modify it under the terms of the GNU General Public License as
13  * published by the Free Software Foundation; either version 2 of
14  * the License, or (at your option) any later version.
15  *
16  * This program is distributed in the hope that it will be useful,
17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  * GNU General Public License for more details.
20  *
21  * You should have received a copy of the GNU General Public License
22  * along with this program; if not, write to the Free Software
23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
24  * MA 02111-1307 USA
25  */
26
27
28 #include <common.h>
29 #include <pci.h>
30 #include <asm/processor.h>
31 #include <asm/immap_85xx.h>
32 #include <ioports.h>
33 #include <spd.h>
34 #include <miiphy.h>
35
36 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
37 extern void ddr_enable_ecc(unsigned int dram_size);
38 #endif
39
40 extern long int spd_sdram(void);
41
42 void local_bus_init(void);
43 void sdram_init(void);
44 long int fixed_sdram(void);
45
46
47 /*
48  * I/O Port configuration table
49  *
50  * if conf is 1, then that port pin will be configured at boot time
51  * according to the five values podr/pdir/ppar/psor/pdat for that entry
52  */
53
54 const iop_conf_t iop_conf_tab[4][32] = {
55
56     /* Port A configuration */
57     {   /*            conf ppar psor pdir podr pdat */
58         /* PA31 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 TxENB */
59         /* PA30 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 TxClav   */
60         /* PA29 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 TxSOC  */
61         /* PA28 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 RxENB */
62         /* PA27 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 RxSOC */
63         /* PA26 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 RxClav */
64         /* PA25 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[0] */
65         /* PA24 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[1] */
66         /* PA23 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[2] */
67         /* PA22 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[3] */
68         /* PA21 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[4] */
69         /* PA20 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[5] */
70         /* PA19 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[6] */
71         /* PA18 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[7] */
72         /* PA17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[7] */
73         /* PA16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[6] */
74         /* PA15 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[5] */
75         /* PA14 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[4] */
76         /* PA13 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[3] */
77         /* PA12 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[2] */
78         /* PA11 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[1] */
79         /* PA10 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[0] */
80         /* PA9  */ {   0,   1,   1,   1,   0,   0   }, /* FCC1 L1TXD */
81         /* PA8  */ {   0,   1,   1,   0,   0,   0   }, /* FCC1 L1RXD */
82         /* PA7  */ {   0,   0,   0,   1,   0,   0   }, /* PA7 */
83         /* PA6  */ {   0,   1,   1,   1,   0,   0   }, /* TDM A1 L1RSYNC */
84         /* PA5  */ {   0,   0,   0,   1,   0,   0   }, /* PA5 */
85         /* PA4  */ {   0,   0,   0,   1,   0,   0   }, /* PA4 */
86         /* PA3  */ {   0,   0,   0,   1,   0,   0   }, /* PA3 */
87         /* PA2  */ {   0,   0,   0,   1,   0,   0   }, /* PA2 */
88         /* PA1  */ {   1,   0,   0,   0,   0,   0   }, /* FREERUN */
89         /* PA0  */ {   0,   0,   0,   1,   0,   0   }  /* PA0 */
90     },
91
92     /* Port B configuration */
93     {   /*            conf ppar psor pdir podr pdat */
94         /* PB31 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TX_ER */
95         /* PB30 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_DV */
96         /* PB29 */ {   1,   1,   1,   1,   0,   0   }, /* FCC2 MII TX_EN */
97         /* PB28 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_ER */
98         /* PB27 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII COL */
99         /* PB26 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII CRS */
100         /* PB25 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[3] */
101         /* PB24 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[2] */
102         /* PB23 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[1] */
103         /* PB22 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[0] */
104         /* PB21 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[0] */
105         /* PB20 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[1] */
106         /* PB19 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[2] */
107         /* PB18 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[3] */
108         /* PB17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RX_DIV */
109         /* PB16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RX_ERR */
110         /* PB15 */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TX_ERR */
111         /* PB14 */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TX_EN */
112         /* PB13 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:COL */
113         /* PB12 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:CRS */
114         /* PB11 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
115         /* PB10 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
116         /* PB9  */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
117         /* PB8  */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
118         /* PB7  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
119         /* PB6  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
120         /* PB5  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
121         /* PB4  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
122         /* PB3  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
123         /* PB2  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
124         /* PB1  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
125         /* PB0  */ {   0,   0,   0,   0,   0,   0   }  /* pin doesn't exist */
126     },
127
128     /* Port C */
129     {   /*            conf ppar psor pdir podr pdat */
130         /* PC31 */ {   0,   0,   0,   1,   0,   0   }, /* PC31 */
131         /* PC30 */ {   0,   0,   0,   1,   0,   0   }, /* PC30 */
132         /* PC29 */ {   0,   1,   1,   0,   0,   0   }, /* SCC1 EN *CLSN */
133         /* PC28 */ {   0,   0,   0,   1,   0,   0   }, /* PC28 */
134         /* PC27 */ {   0,   0,   0,   1,   0,   0   }, /* UART Clock in */
135         /* PC26 */ {   0,   0,   0,   1,   0,   0   }, /* PC26 */
136         /* PC25 */ {   0,   0,   0,   1,   0,   0   }, /* PC25 */
137         /* PC24 */ {   0,   0,   0,   1,   0,   0   }, /* PC24 */
138         /* PC23 */ {   0,   1,   0,   1,   0,   0   }, /* ATMTFCLK */
139         /* PC22 */ {   0,   1,   0,   0,   0,   0   }, /* ATMRFCLK */
140         /* PC21 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN RXCLK */
141         /* PC20 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN TXCLK */
142         /* PC19 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_CLK CLK13 */
143         /* PC18 */ {   1,   1,   0,   0,   0,   0   }, /* FCC Tx Clock (CLK14) */
144         /* PC17 */ {   0,   0,   0,   1,   0,   0   }, /* PC17 */
145         /* PC16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC Tx Clock (CLK16) */
146         /* PC15 */ {   1,   1,   0,   0,   0,   0   }, /* PC15 */
147         /* PC14 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN *CD */
148         /* PC13 */ {   0,   0,   0,   1,   0,   0   }, /* PC13 */
149         /* PC12 */ {   0,   1,   0,   1,   0,   0   }, /* PC12 */
150         /* PC11 */ {   0,   0,   0,   1,   0,   0   }, /* LXT971 transmit control */
151         /* PC10 */ {   1,   0,   0,   1,   0,   0   }, /* FETHMDC */
152         /* PC9  */ {   1,   0,   0,   0,   0,   0   }, /* FETHMDIO */
153         /* PC8  */ {   0,   0,   0,   1,   0,   0   }, /* PC8 */
154         /* PC7  */ {   0,   0,   0,   1,   0,   0   }, /* PC7 */
155         /* PC6  */ {   0,   0,   0,   1,   0,   0   }, /* PC6 */
156         /* PC5  */ {   0,   0,   0,   1,   0,   0   }, /* PC5 */
157         /* PC4  */ {   0,   0,   0,   1,   0,   0   }, /* PC4 */
158         /* PC3  */ {   0,   0,   0,   1,   0,   0   }, /* PC3 */
159         /* PC2  */ {   0,   0,   0,   1,   0,   1   }, /* ENET FDE */
160         /* PC1  */ {   0,   0,   0,   1,   0,   0   }, /* ENET DSQE */
161         /* PC0  */ {   0,   0,   0,   1,   0,   0   }, /* ENET LBK */
162     },
163
164     /* Port D */
165     {   /*            conf ppar psor pdir podr pdat */
166         /* PD31 */ {   1,   1,   0,   0,   0,   0   }, /* SCC1 EN RxD */
167         /* PD30 */ {   1,   1,   1,   1,   0,   0   }, /* SCC1 EN TxD */
168         /* PD29 */ {   1,   1,   0,   1,   0,   0   }, /* SCC1 EN TENA */
169         /* PD28 */ {   0,   1,   0,   0,   0,   0   }, /* PD28 */
170         /* PD27 */ {   0,   1,   1,   1,   0,   0   }, /* PD27 */
171         /* PD26 */ {   0,   0,   0,   1,   0,   0   }, /* PD26 */
172         /* PD25 */ {   0,   0,   0,   1,   0,   0   }, /* PD25 */
173         /* PD24 */ {   0,   0,   0,   1,   0,   0   }, /* PD24 */
174         /* PD23 */ {   0,   0,   0,   1,   0,   0   }, /* PD23 */
175         /* PD22 */ {   0,   0,   0,   1,   0,   0   }, /* PD22 */
176         /* PD21 */ {   0,   0,   0,   1,   0,   0   }, /* PD21 */
177         /* PD20 */ {   0,   0,   0,   1,   0,   0   }, /* PD20 */
178         /* PD19 */ {   0,   0,   0,   1,   0,   0   }, /* PD19 */
179         /* PD18 */ {   0,   0,   0,   1,   0,   0   }, /* PD18 */
180         /* PD17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXPRTY */
181         /* PD16 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXPRTY */
182         /* PD15 */ {   0,   1,   1,   0,   1,   0   }, /* I2C SDA */
183         /* PD14 */ {   0,   0,   0,   1,   0,   0   }, /* LED */
184         /* PD13 */ {   0,   0,   0,   0,   0,   0   }, /* PD13 */
185         /* PD12 */ {   0,   0,   0,   0,   0,   0   }, /* PD12 */
186         /* PD11 */ {   0,   0,   0,   0,   0,   0   }, /* PD11 */
187         /* PD10 */ {   0,   0,   0,   0,   0,   0   }, /* PD10 */
188         /* PD9  */ {   0,   1,   0,   1,   0,   0   }, /* SMC1 TXD */
189         /* PD8  */ {   0,   1,   0,   0,   0,   0   }, /* SMC1 RXD */
190         /* PD7  */ {   0,   0,   0,   1,   0,   1   }, /* PD7 */
191         /* PD6  */ {   0,   0,   0,   1,   0,   1   }, /* PD6 */
192         /* PD5  */ {   0,   0,   0,   1,   0,   1   }, /* PD5 */
193         /* PD4  */ {   0,   0,   0,   1,   0,   1   }, /* PD4 */
194         /* PD3  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
195         /* PD2  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
196         /* PD1  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
197         /* PD0  */ {   0,   0,   0,   0,   0,   0   }  /* pin doesn't exist */
198     }
199 };
200
201
202 /*
203  * MPC8560ADS Board Status & Control Registers
204  */
205 typedef struct bcsr_ {
206         volatile unsigned char bcsr0;
207         volatile unsigned char bcsr1;
208         volatile unsigned char bcsr2;
209         volatile unsigned char bcsr3;
210         volatile unsigned char bcsr4;
211         volatile unsigned char bcsr5;
212 } bcsr_t;
213
214
215 int board_early_init_f (void)
216 {
217     return 0;
218 }
219
220 void reset_phy (void)
221 {
222 #if defined(CONFIG_ETHER_ON_FCC) /* avoid compile warnings for now */
223         volatile bcsr_t *bcsr = (bcsr_t *) CFG_BCSR;
224 #endif
225         /* reset Giga bit Ethernet port if needed here */
226
227         /* reset the CPM FEC port */
228 #if (CONFIG_ETHER_INDEX == 2)
229         bcsr->bcsr2 &= ~FETH2_RST;
230         udelay(2);
231         bcsr->bcsr2 |=  FETH2_RST;
232         udelay(1000);
233 #elif (CONFIG_ETHER_INDEX == 3)
234         bcsr->bcsr3 &= ~FETH3_RST;
235         udelay(2);
236         bcsr->bcsr3 |=  FETH3_RST;
237         udelay(1000);
238 #endif
239 #if defined(CONFIG_MII) && defined(CONFIG_ETHER_ON_FCC)
240         /* reset PHY */
241         miiphy_reset("FCC1 ETHERNET", 0x0);
242
243         /* change PHY address to 0x02 */
244         bb_miiphy_write(NULL, 0, PHY_MIPSCR, 0xf028);
245
246         bb_miiphy_write(NULL, 0x02, PHY_BMCR,
247                         PHY_BMCR_AUTON | PHY_BMCR_RST_NEG);
248 #endif /* CONFIG_MII */
249 }
250
251
252 int checkboard (void)
253 {
254         puts("Board: ADS\n");
255
256 #ifdef CONFIG_PCI
257         printf("    PCI1: 32 bit, %d MHz (compiled)\n",
258                CONFIG_SYS_CLK_FREQ / 1000000);
259 #else
260         printf("    PCI1: disabled\n");
261 #endif
262
263         /*
264          * Initialize local bus.
265          */
266         local_bus_init();
267
268         return 0;
269 }
270
271
272 long int
273 initdram(int board_type)
274 {
275         long dram_size = 0;
276         extern long spd_sdram (void);
277         volatile immap_t *immap = (immap_t *)CFG_IMMR;
278
279         puts("Initializing\n");
280
281 #if defined(CONFIG_DDR_DLL)
282         {
283             volatile ccsr_gur_t *gur= &immap->im_gur;
284             uint temp_ddrdll = 0;
285
286             /*
287              * Work around to stabilize DDR DLL
288              */
289             temp_ddrdll = gur->ddrdllcr;
290             gur->ddrdllcr = ((temp_ddrdll & 0xff) << 16) | 0x80000000;
291             asm("sync;isync;msync");
292         }
293 #endif
294
295 #if defined(CONFIG_SPD_EEPROM)
296         dram_size = spd_sdram ();
297 #else
298         dram_size = fixed_sdram ();
299 #endif
300
301 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
302         /*
303          * Initialize and enable DDR ECC.
304          */
305         ddr_enable_ecc(dram_size);
306 #endif
307
308         /*
309          * Initialize SDRAM.
310          */
311         sdram_init();
312
313         puts("    DDR: ");
314         return dram_size;
315 }
316
317
318 /*
319  * Initialize Local Bus
320  */
321
322 void
323 local_bus_init(void)
324 {
325         volatile immap_t *immap = (immap_t *)CFG_IMMR;
326         volatile ccsr_gur_t *gur = &immap->im_gur;
327         volatile ccsr_lbc_t *lbc = &immap->im_lbc;
328
329         uint clkdiv;
330         uint lbc_hz;
331         sys_info_t sysinfo;
332
333         /*
334          * Errata LBC11.
335          * Fix Local Bus clock glitch when DLL is enabled.
336          *
337          * If localbus freq is < 66Mhz, DLL bypass mode must be used.
338          * If localbus freq is > 133Mhz, DLL can be safely enabled.
339          * Between 66 and 133, the DLL is enabled with an override workaround.
340          */
341
342         get_sys_info(&sysinfo);
343         clkdiv = lbc->lcrr & 0x0f;
344         lbc_hz = sysinfo.freqSystemBus / 1000000 / clkdiv;
345
346         if (lbc_hz < 66) {
347                 lbc->lcrr = CFG_LBC_LCRR | 0x80000000;  /* DLL Bypass */
348
349         } else if (lbc_hz >= 133) {
350                 lbc->lcrr = CFG_LBC_LCRR & (~0x80000000); /* DLL Enabled */
351
352         } else {
353                 /*
354                  * On REV1 boards, need to change CLKDIV before enable DLL.
355                  * Default CLKDIV is 8, change it to 4 temporarily.
356                  */
357                 uint pvr = get_pvr();
358                 uint temp_lbcdll = 0;
359
360                 if (pvr == PVR_85xx_REV1) {
361                         /* FIXME: Justify the high bit here. */
362                         lbc->lcrr = 0x10000004;
363                 }
364
365                 lbc->lcrr = CFG_LBC_LCRR & (~0x80000000);/* DLL Enabled */
366                 udelay(200);
367
368                 /*
369                  * Sample LBC DLL ctrl reg, upshift it to set the
370                  * override bits.
371                  */
372                 temp_lbcdll = gur->lbcdllcr;
373                 gur->lbcdllcr = (((temp_lbcdll & 0xff) << 16) | 0x80000000);
374                 asm("sync;isync;msync");
375         }
376 }
377
378
379 /*
380  * Initialize SDRAM memory on the Local Bus.
381  */
382
383 void
384 sdram_init(void)
385 {
386         volatile immap_t *immap = (immap_t *)CFG_IMMR;
387         volatile ccsr_lbc_t *lbc= &immap->im_lbc;
388         uint *sdram_addr = (uint *)CFG_LBC_SDRAM_BASE;
389
390         puts("    SDRAM: ");
391         print_size (CFG_LBC_SDRAM_SIZE * 1024 * 1024, "\n");
392
393         /*
394          * Setup SDRAM Base and Option Registers
395          */
396         lbc->or2 = CFG_OR2_PRELIM;
397         lbc->br2 = CFG_BR2_PRELIM;
398         lbc->lbcr = CFG_LBC_LBCR;
399         asm("msync");
400
401         lbc->lsrt = CFG_LBC_LSRT;
402         lbc->mrtpr = CFG_LBC_MRTPR;
403         asm("sync");
404
405         /*
406          * Configure the SDRAM controller.
407          */
408         lbc->lsdmr = CFG_LBC_LSDMR_1;
409         asm("sync");
410         *sdram_addr = 0xff;
411         ppcDcbf((unsigned long) sdram_addr);
412         udelay(100);
413
414         lbc->lsdmr = CFG_LBC_LSDMR_2;
415         asm("sync");
416         *sdram_addr = 0xff;
417         ppcDcbf((unsigned long) sdram_addr);
418         udelay(100);
419
420         lbc->lsdmr = CFG_LBC_LSDMR_3;
421         asm("sync");
422         *sdram_addr = 0xff;
423         ppcDcbf((unsigned long) sdram_addr);
424         udelay(100);
425
426         lbc->lsdmr = CFG_LBC_LSDMR_4;
427         asm("sync");
428         *sdram_addr = 0xff;
429         ppcDcbf((unsigned long) sdram_addr);
430         udelay(100);
431
432         lbc->lsdmr = CFG_LBC_LSDMR_5;
433         asm("sync");
434         *sdram_addr = 0xff;
435         ppcDcbf((unsigned long) sdram_addr);
436         udelay(100);
437 }
438
439
440 #if defined(CFG_DRAM_TEST)
441 int testdram (void)
442 {
443         uint *pstart = (uint *) CFG_MEMTEST_START;
444         uint *pend = (uint *) CFG_MEMTEST_END;
445         uint *p;
446
447         printf("SDRAM test phase 1:\n");
448         for (p = pstart; p < pend; p++)
449                 *p = 0xaaaaaaaa;
450
451         for (p = pstart; p < pend; p++) {
452                 if (*p != 0xaaaaaaaa) {
453                         printf ("SDRAM test fails at: %08x\n", (uint) p);
454                         return 1;
455                 }
456         }
457
458         printf("SDRAM test phase 2:\n");
459         for (p = pstart; p < pend; p++)
460                 *p = 0x55555555;
461
462         for (p = pstart; p < pend; p++) {
463                 if (*p != 0x55555555) {
464                         printf ("SDRAM test fails at: %08x\n", (uint) p);
465                         return 1;
466                 }
467         }
468
469         printf("SDRAM test passed.\n");
470         return 0;
471 }
472 #endif
473
474
475 #if !defined(CONFIG_SPD_EEPROM)
476 /*************************************************************************
477  *  fixed sdram init -- doesn't use serial presence detect.
478  ************************************************************************/
479 long int fixed_sdram (void)
480 {
481   #ifndef CFG_RAMBOOT
482         volatile immap_t *immap = (immap_t *)CFG_IMMR;
483         volatile ccsr_ddr_t *ddr= &immap->im_ddr;
484
485         ddr->cs0_bnds = CFG_DDR_CS0_BNDS;
486         ddr->cs0_config = CFG_DDR_CS0_CONFIG;
487         ddr->timing_cfg_1 = CFG_DDR_TIMING_1;
488         ddr->timing_cfg_2 = CFG_DDR_TIMING_2;
489         ddr->sdram_mode = CFG_DDR_MODE;
490         ddr->sdram_interval = CFG_DDR_INTERVAL;
491     #if defined (CONFIG_DDR_ECC)
492         ddr->err_disable = 0x0000000D;
493         ddr->err_sbe = 0x00ff0000;
494     #endif
495         asm("sync;isync;msync");
496         udelay(500);
497     #if defined (CONFIG_DDR_ECC)
498         /* Enable ECC checking */
499         ddr->sdram_cfg = (CFG_DDR_CONTROL | 0x20000000);
500     #else
501         ddr->sdram_cfg = CFG_DDR_CONTROL;
502     #endif
503         asm("sync; isync; msync");
504         udelay(500);
505   #endif
506         return CFG_SDRAM_SIZE * 1024 * 1024;
507 }
508 #endif  /* !defined(CONFIG_SPD_EEPROM) */
509
510
511 #if defined(CONFIG_PCI)
512 /*
513  * Initialize PCI Devices, report devices found.
514  */
515
516 #ifndef CONFIG_PCI_PNP
517 static struct pci_config_table pci_mpc85xxads_config_table[] = {
518     { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
519       PCI_IDSEL_NUMBER, PCI_ANY_ID,
520       pci_cfgfunc_config_device, { PCI_ENET0_IOADDR,
521                                    PCI_ENET0_MEMADDR,
522                                    PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER
523       } },
524     { }
525 };
526 #endif
527
528
529 static struct pci_controller hose = {
530 #ifndef CONFIG_PCI_PNP
531         config_table: pci_mpc85xxads_config_table,
532 #endif
533 };
534
535 #endif  /* CONFIG_PCI */
536
537
538 void
539 pci_init_board(void)
540 {
541 #ifdef CONFIG_PCI
542         extern void pci_mpc85xx_init(struct pci_controller *hose);
543
544         pci_mpc85xx_init(&hose);
545 #endif /* CONFIG_PCI */
546 }
547
548
549 #if defined(CONFIG_OF_FLAT_TREE) && defined(CONFIG_OF_BOARD_SETUP)
550 void
551 ft_board_setup(void *blob, bd_t *bd)
552 {
553         ft_cpu_setup(blob, bd);
554 }
555 #endif