board/lwmon5/lwmon5.c

   1 /*
   2  * (C) Copyright 2007
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 #include <common.h>
  22 #include <command.h>
  23 #include <ppc440.h>
  24 #include <asm/processor.h>
  25 #include <asm/gpio.h>
  26 #include <asm/io.h>
  27
  28 DECLARE_GLOBAL_DATA_PTR;
  29
  30 extern flash_info_t flash_info[CFG_MAX_FLASH_BANKS]; /* info for FLASH chips    */
  31
  32 ulong flash_get_size(ulong base, int banknum);
  33 int misc_init_r_kbd(void);
  34
  35 int board_early_init_f(void)
  36 {
  37         u32 sdr0_pfc1, sdr0_pfc2;
  38         u32 reg;
  39
  40         /* PLB Write pipelining disabled. Denali Core workaround */
  41         mtdcr(plb0_acr, 0xDE000000);
  42         mtdcr(plb1_acr, 0xDE000000);
  43
  44         /*--------------------------------------------------------------------
  45          * Setup the interrupt controller polarities, triggers, etc.
  46          *-------------------------------------------------------------------*/
  47         mtdcr(uic0sr, 0xffffffff);  /* clear all. if write with 1 then the status is cleared  */
  48         mtdcr(uic0er, 0x00000000);  /* disable all */
  49         mtdcr(uic0cr, 0x00000000);  /* we have not critical interrupts at the moment */
  50         mtdcr(uic0pr, 0xFFBFF1EF);  /* Adjustment of the polarity */
  51         mtdcr(uic0tr, 0x00000900);  /* per ref-board manual */
  52         mtdcr(uic0vr, 0x00000000);  /* int31 highest, base=0x000 is within DDRAM */
  53         mtdcr(uic0sr, 0xffffffff);  /* clear all */
  54
  55         mtdcr(uic1sr, 0xffffffff);  /* clear all */
  56         mtdcr(uic1er, 0x00000000);  /* disable all */
  57         mtdcr(uic1cr, 0x00000000);  /* all non-critical */
  58         mtdcr(uic1pr, 0xFFFFC6A5);  /* Adjustment of the polarity */
  59         mtdcr(uic1tr, 0x60000040);  /* per ref-board manual */
  60         mtdcr(uic1vr, 0x00000000);  /* int31 highest, base=0x000 is within DDRAM */
  61         mtdcr(uic1sr, 0xffffffff);  /* clear all */
  62
  63         mtdcr(uic2sr, 0xffffffff);  /* clear all */
  64         mtdcr(uic2er, 0x00000000);  /* disable all */
  65         mtdcr(uic2cr, 0x00000000);  /* all non-critical */
  66         mtdcr(uic2pr, 0x27C00000);  /* Adjustment of the polarity */
  67         mtdcr(uic2tr, 0x3C000000);  /* per ref-board manual */
  68         mtdcr(uic2vr, 0x00000000);  /* int31 highest, base=0x000 is within DDRAM */
  69         mtdcr(uic2sr, 0xffffffff);  /* clear all */
  70
  71         /* Trace Pins are disabled. SDR0_PFC0 Register */
  72         mtsdr(SDR0_PFC0, 0x0);
  73
  74         /* select Ethernet pins */
  75         mfsdr(SDR0_PFC1, sdr0_pfc1);
  76         /* SMII via ZMII */
  77         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_SELECT_MASK) |
  78                 SDR0_PFC1_SELECT_CONFIG_6;
  79         mfsdr(SDR0_PFC2, sdr0_pfc2);
  80         sdr0_pfc2 = (sdr0_pfc2 & ~SDR0_PFC2_SELECT_MASK) |
  81                 SDR0_PFC2_SELECT_CONFIG_6;
  82
  83         /* enable SPI (SCP) */
  84         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_SIS_MASK) | SDR0_PFC1_SIS_SCP_SEL;
  85
  86         mtsdr(SDR0_PFC2, sdr0_pfc2);
  87         mtsdr(SDR0_PFC1, sdr0_pfc1);
  88
  89         mtsdr(SDR0_PFC4, 0x80000000);
  90
  91         /* PCI arbiter disabled */
  92         /* PCI Host Configuration disbaled */
  93         mfsdr(sdr_pci0, reg);
  94         reg = 0;
  95         mtsdr(sdr_pci0, 0x00000000 | reg);
  96
  97         gpio_write_bit(CFG_GPIO_FLASH_WP, 1);
  98
  99         /*
 100          * Reset PHY's:
 101          * The PHY's need a 2nd reset pulse, since the MDIO address is latched
 102          * upon reset, and with the first reset upon powerup, the addresses are
 103          * not latched reliable, since the IRQ line is multiplexed with an
 104          * MDIO address. A 2nd reset at this time will make sure, that the
 105          * correct address is latched.
 106          */
 107         gpio_write_bit(CFG_GPIO_PHY0_RST, 1);
 108         gpio_write_bit(CFG_GPIO_PHY1_RST, 1);
 109         udelay(1000);
 110         gpio_write_bit(CFG_GPIO_PHY0_RST, 0);
 111         gpio_write_bit(CFG_GPIO_PHY1_RST, 0);
 112         udelay(1000);
 113         gpio_write_bit(CFG_GPIO_PHY0_RST, 1);
 114         gpio_write_bit(CFG_GPIO_PHY1_RST, 1);
 115
 116         return 0;
 117 }
 118
 119 /*---------------------------------------------------------------------------+
 120   | misc_init_r.
 121   +---------------------------------------------------------------------------*/
 122 int misc_init_r(void)
 123 {
 124         u32 pbcr;
 125         int size_val = 0;
 126         u32 reg;
 127         unsigned long usb2d0cr = 0;
 128         unsigned long usb2phy0cr, usb2h0cr = 0;
 129         unsigned long sdr0_pfc1;
 130
 131         /*
 132          * FLASH stuff...
 133          */
 134
 135         /* Re-do sizing to get full correct info */
 136
 137         /* adjust flash start and offset */
 138         gd->bd->bi_flashstart = 0 - gd->bd->bi_flashsize;
 139         gd->bd->bi_flashoffset = 0;
 140
 141         mfebc(pb0cr, pbcr);
 142         switch (gd->bd->bi_flashsize) {
 143         case 1 << 20:
 144                 size_val = 0;
 145                 break;
 146         case 2 << 20:
 147                 size_val = 1;
 148                 break;
 149         case 4 << 20:
 150                 size_val = 2;
 151                 break;
 152         case 8 << 20:
 153                 size_val = 3;
 154                 break;
 155         case 16 << 20:
 156                 size_val = 4;
 157                 break;
 158         case 32 << 20:
 159                 size_val = 5;
 160                 break;
 161         case 64 << 20:
 162                 size_val = 6;
 163                 break;
 164         case 128 << 20:
 165                 size_val = 7;
 166                 break;
 167         }
 168         pbcr = (pbcr & 0x0001ffff) | gd->bd->bi_flashstart | (size_val << 17);
 169         mtebc(pb0cr, pbcr);
 170
 171         /*
 172          * Re-check to get correct base address
 173          */
 174         flash_get_size(gd->bd->bi_flashstart, 0);
 175
 176         /* Monitor protection ON by default */
 177         (void)flash_protect(FLAG_PROTECT_SET,
 178                             -CFG_MONITOR_LEN,
 179                             0xffffffff,
 180                             &flash_info[1]);
 181
 182         /* Env protection ON by default */
 183         (void)flash_protect(FLAG_PROTECT_SET,
 184                             CFG_ENV_ADDR_REDUND,
 185                             CFG_ENV_ADDR_REDUND + 2*CFG_ENV_SECT_SIZE - 1,
 186                             &flash_info[1]);
 187
 188         /*
 189          * USB suff...
 190          */
 191         /* SDR Setting */
 192         mfsdr(SDR0_PFC1, sdr0_pfc1);
 193         mfsdr(SDR0_USB0, usb2d0cr);
 194         mfsdr(SDR0_USB2PHY0CR, usb2phy0cr);
 195         mfsdr(SDR0_USB2H0CR, usb2h0cr);
 196
 197         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_XOCLK_MASK;
 198         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_XOCLK_EXTERNAL;       /*0*/
 199         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_WDINT_MASK;
 200         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_WDINT_16BIT_30MHZ;    /*1*/
 201         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DVBUS_MASK;
 202         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DVBUS_PURDIS;         /*0*/
 203         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DWNSTR_MASK;
 204         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DWNSTR_HOST;          /*1*/
 205         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_UTMICN_MASK;
 206         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_UTMICN_HOST;          /*1*/
 207
 208         /* An 8-bit/60MHz interface is the only possible alternative
 209            when connecting the Device to the PHY */
 210         usb2h0cr   = usb2h0cr &~SDR0_USB2H0CR_WDINT_MASK;
 211         usb2h0cr   = usb2h0cr | SDR0_USB2H0CR_WDINT_16BIT_30MHZ;        /*1*/
 212
 213         mtsdr(SDR0_PFC1, sdr0_pfc1);
 214         mtsdr(SDR0_USB0, usb2d0cr);
 215         mtsdr(SDR0_USB2PHY0CR, usb2phy0cr);
 216         mtsdr(SDR0_USB2H0CR, usb2h0cr);
 217
 218         /*
 219          * Clear resets
 220          */
 221         udelay (1000);
 222         mtsdr(SDR0_SRST1, 0x00000000);
 223         udelay (1000);
 224         mtsdr(SDR0_SRST0, 0x00000000);
 225
 226         printf("USB:   Host(int phy) Device(ext phy)\n");
 227
 228         /*
 229          * Clear PLB4A0_ACR[WRP]
 230          * This fix will make the MAL burst disabling patch for the Linux
 231          * EMAC driver obsolete.
 232          */
 233         reg = mfdcr(plb4_acr) & ~PLB4_ACR_WRP;
 234         mtdcr(plb4_acr, reg);
 235
 236         /*
 237          * Reset Lime controller
 238          */
 239         gpio_write_bit(CFG_GPIO_LIME_S, 1);
 240         udelay(500);
 241         gpio_write_bit(CFG_GPIO_LIME_RST, 1);
 242
 243         /* Lime memory clock adjusted to 100MHz */
 244         out_be32((void *)CFG_LIME_SDRAM_CLOCK, CFG_LIME_CLOCK_100MHZ);
 245         /* Wait untill time expired. Because of requirements in lime manual */
 246         udelay(300);
 247         /* Write lime controller memory parameters */
 248         out_be32((void *)CFG_LIME_MMR, CFG_LIME_MMR_VALUE);
 249
 250         /*
 251          * Init display controller
 252          */
 253         /* Setup dot clock (internal PLL, division rate 1/16) */
 254         out_be32((void *)0xc1fd0100, 0x00000f00);
 255
 256         /* Lime L0 init (16 bpp, 640x480) */
 257         out_be32((void *)0xc1fd0020, 0x801401df);
 258         out_be32((void *)0xc1fd0024, 0x0);
 259         out_be32((void *)0xc1fd0028, 0x0);
 260         out_be32((void *)0xc1fd002c, 0x0);
 261         out_be32((void *)0xc1fd0110, 0x0);
 262         out_be32((void *)0xc1fd0114, 0x0);
 263         out_be32((void *)0xc1fd0118, 0x01df0280);
 264
 265         /* Display timing init */
 266         out_be32((void *)0xc1fd0004, 0x031f0000);
 267         out_be32((void *)0xc1fd0008, 0x027f027f);
 268         out_be32((void *)0xc1fd000c, 0x015f028f);
 269         out_be32((void *)0xc1fd0010, 0x020c0000);
 270         out_be32((void *)0xc1fd0014, 0x01df01ea);
 271         out_be32((void *)0xc1fd0018, 0x0);
 272         out_be32((void *)0xc1fd001c, 0x01e00280);
 273
 274 #if 1
 275         /*
 276          * Clear framebuffer using Lime's drawing engine
 277          * (draw blue rect. with white border around it)
 278          */
 279         /* Setup mode and fbbase, xres, fg, bg */
 280         out_be32((void *)0xc1ff0420, 0x8300);
 281         out_be32((void *)0xc1ff0440, 0x0000);
 282         out_be32((void *)0xc1ff0444, 0x0280);
 283         out_be32((void *)0xc1ff0480, 0x7fff);
 284         out_be32((void *)0xc1ff0484, 0x0000);
 285         /* Reset clipping rectangle */
 286         out_be32((void *)0xc1ff0454, 0x0000);
 287         out_be32((void *)0xc1ff0458, 0x0280);
 288         out_be32((void *)0xc1ff045c, 0x0000);
 289         out_be32((void *)0xc1ff0460, 0x01e0);
 290         /* Draw white rect. */
 291         out_be32((void *)0xc1ff04a0, 0x09410000);
 292         out_be32((void *)0xc1ff04a0, 0x00000000);
 293         out_be32((void *)0xc1ff04a0, 0x01e00280);
 294         udelay(2000);
 295         /* Draw blue rect. */
 296         out_be32((void *)0xc1ff0480, 0x001f);
 297         out_be32((void *)0xc1ff04a0, 0x09410000);
 298         out_be32((void *)0xc1ff04a0, 0x00010001);
 299         out_be32((void *)0xc1ff04a0, 0x01de027e);
 300 #endif
 301         /* Display enable, L0 layer */
 302         out_be32((void *)0xc1fd0100, 0x80010f00);
 303
 304         /* TFT-LCD enable - PWM duty, lamp on */
 305         out_be32((void *)0xc4000024, 0x64);
 306         out_be32((void *)0xc4000020, 0x701);
 307
 308         /*
 309          * Init matrix keyboard
 310          */
 311         misc_init_r_kbd();
 312
 313         return 0;
 314 }
 315
 316 int checkboard(void)
 317 {
 318         char *s = getenv("serial#");
 319
 320         printf("Board: lwmon5");
 321
 322         if (s != NULL) {
 323                 puts(", serial# ");
 324                 puts(s);
 325         }
 326         putc('\n');
 327
 328         return (0);
 329 }
 330
 331 #if defined(CFG_DRAM_TEST)
 332 int testdram(void)
 333 {
 334         unsigned long *mem = (unsigned long *)0;
 335         const unsigned long kend = (1024 / sizeof(unsigned long));
 336         unsigned long k, n;
 337
 338         mtmsr(0);
 339
 340         for (k = 0; k < CFG_MBYTES_SDRAM;
 341              ++k, mem += (1024 / sizeof(unsigned long))) {
 342                 if ((k & 1023) == 0) {
 343                         printf("%3d MB\r", k / 1024);
 344                 }
 345
 346                 memset(mem, 0xaaaaaaaa, 1024);
 347                 for (n = 0; n < kend; ++n) {
 348                         if (mem[n] != 0xaaaaaaaa) {
 349                                 printf("SDRAM test fails at: %08x\n",
 350                                        (uint) & mem[n]);
 351                                 return 1;
 352                         }
 353                 }
 354
 355                 memset(mem, 0x55555555, 1024);
 356                 for (n = 0; n < kend; ++n) {
 357                         if (mem[n] != 0x55555555) {
 358                                 printf("SDRAM test fails at: %08x\n",
 359                                        (uint) & mem[n]);
 360                                 return 1;
 361                         }
 362                 }
 363         }
 364         printf("SDRAM test passes\n");
 365         return 0;
 366 }
 367 #endif
 368
 369 /*************************************************************************
 370  *  pci_pre_init
 371  *
 372  *  This routine is called just prior to registering the hose and gives
 373  *  the board the opportunity to check things. Returning a value of zero
 374  *  indicates that things are bad & PCI initialization should be aborted.
 375  *
 376  *      Different boards may wish to customize the pci controller structure
 377  *      (add regions, override default access routines, etc) or perform
 378  *      certain pre-initialization actions.
 379  *
 380  ************************************************************************/
 381 #if defined(CONFIG_PCI)
 382 int pci_pre_init(struct pci_controller *hose)
 383 {
 384         unsigned long addr;
 385
 386         /*-------------------------------------------------------------------------+
 387           | Set priority for all PLB3 devices to 0.
 388           | Set PLB3 arbiter to fair mode.
 389           +-------------------------------------------------------------------------*/
 390         mfsdr(sdr_amp1, addr);
 391         mtsdr(sdr_amp1, (addr & 0x000000FF) | 0x0000FF00);
 392         addr = mfdcr(plb3_acr);
 393         mtdcr(plb3_acr, addr | 0x80000000);
 394
 395         /*-------------------------------------------------------------------------+
 396           | Set priority for all PLB4 devices to 0.
 397           +-------------------------------------------------------------------------*/
 398         mfsdr(sdr_amp0, addr);
 399         mtsdr(sdr_amp0, (addr & 0x000000FF) | 0x0000FF00);
 400         addr = mfdcr(plb4_acr) | 0xa0000000;    /* Was 0x8---- */
 401         mtdcr(plb4_acr, addr);
 402
 403         /*-------------------------------------------------------------------------+
 404           | Set Nebula PLB4 arbiter to fair mode.
 405           +-------------------------------------------------------------------------*/
 406         /* Segment0 */
 407         addr = (mfdcr(plb0_acr) & ~plb0_acr_ppm_mask) | plb0_acr_ppm_fair;
 408         addr = (addr & ~plb0_acr_hbu_mask) | plb0_acr_hbu_enabled;
 409         addr = (addr & ~plb0_acr_rdp_mask) | plb0_acr_rdp_4deep;
 410         addr = (addr & ~plb0_acr_wrp_mask) | plb0_acr_wrp_2deep;
 411         mtdcr(plb0_acr, addr);
 412
 413         /* Segment1 */
 414         addr = (mfdcr(plb1_acr) & ~plb1_acr_ppm_mask) | plb1_acr_ppm_fair;
 415         addr = (addr & ~plb1_acr_hbu_mask) | plb1_acr_hbu_enabled;
 416         addr = (addr & ~plb1_acr_rdp_mask) | plb1_acr_rdp_4deep;
 417         addr = (addr & ~plb1_acr_wrp_mask) | plb1_acr_wrp_2deep;
 418         mtdcr(plb1_acr, addr);
 419
 420         return 1;
 421 }
 422 #endif  /* defined(CONFIG_PCI) */
 423
 424 /*************************************************************************
 425  *  pci_target_init
 426  *
 427  *      The bootstrap configuration provides default settings for the pci
 428  *      inbound map (PIM). But the bootstrap config choices are limited and
 429  *      may not be sufficient for a given board.
 430  *
 431  ************************************************************************/
 432 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
 433 void pci_target_init(struct pci_controller *hose)
 434 {
 435         /*--------------------------------------------------------------------------+
 436          * Set up Direct MMIO registers
 437          *--------------------------------------------------------------------------*/
 438         /*--------------------------------------------------------------------------+
 439           | PowerPC440EPX PCI Master configuration.
 440           | Map one 1Gig range of PLB/processor addresses to PCI memory space.
 441           |   PLB address 0xA0000000-0xDFFFFFFF ==> PCI address 0xA0000000-0xDFFFFFFF
 442           |   Use byte reversed out routines to handle endianess.
 443           | Make this region non-prefetchable.
 444           +--------------------------------------------------------------------------*/
 445         out32r(PCIX0_PMM0MA, 0x00000000);       /* PMM0 Mask/Attribute - disabled b4 setting */
 446         out32r(PCIX0_PMM0LA, CFG_PCI_MEMBASE);  /* PMM0 Local Address */
 447         out32r(PCIX0_PMM0PCILA, CFG_PCI_MEMBASE);       /* PMM0 PCI Low Address */
 448         out32r(PCIX0_PMM0PCIHA, 0x00000000);    /* PMM0 PCI High Address */
 449         out32r(PCIX0_PMM0MA, 0xE0000001);       /* 512M + No prefetching, and enable region */
 450
 451         out32r(PCIX0_PMM1MA, 0x00000000);       /* PMM0 Mask/Attribute - disabled b4 setting */
 452         out32r(PCIX0_PMM1LA, CFG_PCI_MEMBASE2); /* PMM0 Local Address */
 453         out32r(PCIX0_PMM1PCILA, CFG_PCI_MEMBASE2);      /* PMM0 PCI Low Address */
 454         out32r(PCIX0_PMM1PCIHA, 0x00000000);    /* PMM0 PCI High Address */
 455         out32r(PCIX0_PMM1MA, 0xE0000001);       /* 512M + No prefetching, and enable region */
 456
 457         out32r(PCIX0_PTM1MS, 0x00000001);       /* Memory Size/Attribute */
 458         out32r(PCIX0_PTM1LA, 0);        /* Local Addr. Reg */
 459         out32r(PCIX0_PTM2MS, 0);        /* Memory Size/Attribute */
 460         out32r(PCIX0_PTM2LA, 0);        /* Local Addr. Reg */
 461
 462         /*--------------------------------------------------------------------------+
 463          * Set up Configuration registers
 464          *--------------------------------------------------------------------------*/
 465
 466         /* Program the board's subsystem id/vendor id */
 467         pci_write_config_word(0, PCI_SUBSYSTEM_VENDOR_ID,
 468                               CFG_PCI_SUBSYS_VENDORID);
 469         pci_write_config_word(0, PCI_SUBSYSTEM_ID, CFG_PCI_SUBSYS_ID);
 470
 471         /* Configure command register as bus master */
 472         pci_write_config_word(0, PCI_COMMAND, PCI_COMMAND_MASTER);
 473
 474         /* 240nS PCI clock */
 475         pci_write_config_word(0, PCI_LATENCY_TIMER, 1);
 476
 477         /* No error reporting */
 478         pci_write_config_word(0, PCI_ERREN, 0);
 479
 480         pci_write_config_dword(0, PCI_BRDGOPT2, 0x00000101);
 481
 482 }
 483 #endif                          /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
 484
 485 /*************************************************************************
 486  *  pci_master_init
 487  *
 488  ************************************************************************/
 489 #if defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT)
 490 void pci_master_init(struct pci_controller *hose)
 491 {
 492         unsigned short temp_short;
 493
 494         /*--------------------------------------------------------------------------+
 495           | Write the PowerPC440 EP PCI Configuration regs.
 496           |   Enable PowerPC440 EP to be a master on the PCI bus (PMM).
 497           |   Enable PowerPC440 EP to act as a PCI memory target (PTM).
 498           +--------------------------------------------------------------------------*/
 499         pci_read_config_word(0, PCI_COMMAND, &temp_short);
 500         pci_write_config_word(0, PCI_COMMAND,
 501                               temp_short | PCI_COMMAND_MASTER |
 502                               PCI_COMMAND_MEMORY);
 503 }
 504 #endif                          /* defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT) */
 505
 506 /*************************************************************************
 507  *  is_pci_host
 508  *
 509  *      This routine is called to determine if a pci scan should be
 510  *      performed. With various hardware environments (especially cPCI and
 511  *      PPMC) it's insufficient to depend on the state of the arbiter enable
 512  *      bit in the strap register, or generic host/adapter assumptions.
 513  *
 514  *      Rather than hard-code a bad assumption in the general 440 code, the
 515  *      440 pci code requires the board to decide at runtime.
 516  *
 517  *      Return 0 for adapter mode, non-zero for host (monarch) mode.
 518  *
 519  *
 520  ************************************************************************/
 521 #if defined(CONFIG_PCI)
 522 int is_pci_host(struct pci_controller *hose)
 523 {
 524         /* Cactus is always configured as host. */
 525         return (1);
 526 }
 527 #endif                          /* defined(CONFIG_PCI) */
 528
 529 void hw_watchdog_reset(void)
 530 {
 531         int val;
 532
 533         /*
 534          * Toggle watchdog output
 535          */
 536         val = gpio_read_out_bit(CFG_GPIO_WATCHDOG) == 0 ? 1 : 0;
 537         gpio_write_bit(CFG_GPIO_WATCHDOG, val);
 538 }
 539
 540 int do_eeprom_wp(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 541 {
 542         if (argc < 2) {
 543                 printf("Usage:\n%s\n", cmdtp->usage);
 544                 return 1;
 545         }
 546
 547         if ((strcmp(argv[1], "on") == 0)) {
 548                 gpio_write_bit(CFG_GPIO_EEPROM_EXT_WP, 1);
 549         } else if ((strcmp(argv[1], "off") == 0)) {
 550                 gpio_write_bit(CFG_GPIO_EEPROM_EXT_WP, 0);
 551         } else {
 552                 printf("Usage:\n%s\n", cmdtp->usage);
 553                 return 1;
 554         }
 555
 556
 557         return 0;
 558 }
 559
 560 U_BOOT_CMD(
 561         eepromwp,       2,      0,      do_eeprom_wp,
 562         "eepromwp- eeprom write protect off/on\n",
 563         "<on|off> - enable (on) or disable (off) I2C EEPROM write protect\n"
 564 );