board/lwmon5/lwmon5.c

   1 /*
   2  * (C) Copyright 2007
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 #include <common.h>
  22 #include <ppc440.h>
  23 #include <asm/processor.h>
  24 #include <asm/gpio.h>
  25 #include <asm/io.h>
  26
  27 DECLARE_GLOBAL_DATA_PTR;
  28
  29 extern flash_info_t flash_info[CFG_MAX_FLASH_BANKS]; /* info for FLASH chips    */
  30
  31 ulong flash_get_size (ulong base, int banknum);
  32
  33 int board_early_init_f(void)
  34 {
  35         u32 sdr0_pfc1, sdr0_pfc2;
  36         u32 reg;
  37
  38         /* PLB Write pipelining disabled. Denali Core workaround */
  39         mtdcr(plb0_acr, 0xDE000000);
  40         mtdcr(plb1_acr, 0xDE000000);
  41
  42         /*--------------------------------------------------------------------
  43          * Setup the interrupt controller polarities, triggers, etc.
  44          *-------------------------------------------------------------------*/
  45         mtdcr(uic0sr, 0xffffffff);  /* clear all. if write with 1 then the status is cleared  */
  46         mtdcr(uic0er, 0x00000000);  /* disable all */
  47         mtdcr(uic0cr, 0x00000000);  /* we have not critical interrupts at the moment */
  48         mtdcr(uic0pr, 0xfffff7ff);  /* Adjustment of the polarity */
  49         mtdcr(uic0tr, 0x00000810);  /* per ref-board manual */
  50         mtdcr(uic0vr, 0x00000000);  /* int31 highest, base=0x000 is within DDRAM */
  51         mtdcr(uic0sr, 0xffffffff);  /* clear all */
  52
  53         mtdcr(uic1sr, 0xffffffff);  /* clear all */
  54         mtdcr(uic1er, 0x00000000);  /* disable all */
  55         mtdcr(uic1cr, 0x00000000);  /* all non-critical */
  56         mtdcr(uic1pr, 0xFFFFC7AD);  /* Adjustment of the polarity */
  57         mtdcr(uic1tr, 0x0600384A);  /* per ref-board manual */
  58         mtdcr(uic1vr, 0x00000000);  /* int31 highest, base=0x000 is within DDRAM */
  59         mtdcr(uic1sr, 0xffffffff);  /* clear all */
  60
  61         mtdcr(uic2sr, 0xffffffff);  /* clear all */
  62         mtdcr(uic2er, 0x00000000);  /* disable all */
  63         mtdcr(uic2cr, 0x00000000);  /* all non-critical */
  64         mtdcr(uic2pr, 0x27C00000);  /* Adjustment of the polarity */
  65         mtdcr(uic2tr, 0xDFC00000);  /* per ref-board manual */
  66         mtdcr(uic2vr, 0x00000000);  /* int31 highest, base=0x000 is within DDRAM */
  67         mtdcr(uic2sr, 0xffffffff);  /* clear all. Why this??? */
  68
  69         /* Trace Pins are disabled. SDR0_PFC0 Register */
  70         mtsdr(SDR0_PFC0, 0x0);
  71
  72         /* select Ethernet pins */
  73         mfsdr(SDR0_PFC1, sdr0_pfc1);
  74         /* SMII via ZMII */
  75         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_SELECT_MASK) |
  76                 SDR0_PFC1_SELECT_CONFIG_6;
  77         mfsdr(SDR0_PFC2, sdr0_pfc2);
  78         sdr0_pfc2 = (sdr0_pfc2 & ~SDR0_PFC2_SELECT_MASK) |
  79                 SDR0_PFC2_SELECT_CONFIG_6;
  80
  81         /* enable SPI (SCP) */
  82         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_SIS_MASK) | SDR0_PFC1_SIS_SCP_SEL;
  83
  84         mtsdr(SDR0_PFC2, sdr0_pfc2);
  85         mtsdr(SDR0_PFC1, sdr0_pfc1);
  86
  87         mtsdr(SDR0_PFC4, 0x80000000);
  88
  89         /* PCI arbiter disabled */
  90         /* PCI Host Configuration disbaled */
  91         mfsdr(sdr_pci0, reg);
  92         reg = 0;
  93         mtsdr(sdr_pci0, 0x00000000 | reg);
  94
  95         gpio_write_bit(CFG_GPIO_FLASH_WP, 1);
  96
  97         return 0;
  98 }
  99
 100 /*---------------------------------------------------------------------------+
 101   | misc_init_r.
 102   +---------------------------------------------------------------------------*/
 103 int misc_init_r(void)
 104 {
 105         u32 pbcr;
 106         int size_val = 0;
 107         u32 reg;
 108         unsigned long usb2d0cr = 0;
 109         unsigned long usb2phy0cr, usb2h0cr = 0;
 110         unsigned long sdr0_pfc1;
 111
 112         /*
 113          * FLASH stuff...
 114          */
 115
 116         /* Re-do sizing to get full correct info */
 117
 118         /* adjust flash start and offset */
 119         gd->bd->bi_flashstart = 0 - gd->bd->bi_flashsize;
 120         gd->bd->bi_flashoffset = 0;
 121
 122         mfebc(pb0cr, pbcr);
 123         switch (gd->bd->bi_flashsize) {
 124         case 1 << 20:
 125                 size_val = 0;
 126                 break;
 127         case 2 << 20:
 128                 size_val = 1;
 129                 break;
 130         case 4 << 20:
 131                 size_val = 2;
 132                 break;
 133         case 8 << 20:
 134                 size_val = 3;
 135                 break;
 136         case 16 << 20:
 137                 size_val = 4;
 138                 break;
 139         case 32 << 20:
 140                 size_val = 5;
 141                 break;
 142         case 64 << 20:
 143                 size_val = 6;
 144                 break;
 145         case 128 << 20:
 146                 size_val = 7;
 147                 break;
 148         }
 149         pbcr = (pbcr & 0x0001ffff) | gd->bd->bi_flashstart | (size_val << 17);
 150         mtebc(pb0cr, pbcr);
 151
 152         /*
 153          * Re-check to get correct base address
 154          */
 155         flash_get_size(gd->bd->bi_flashstart, 0);
 156
 157         /* Monitor protection ON by default */
 158         (void)flash_protect(FLAG_PROTECT_SET,
 159                             -CFG_MONITOR_LEN,
 160                             0xffffffff,
 161                             &flash_info[0]);
 162
 163         /* Env protection ON by default */
 164         (void)flash_protect(FLAG_PROTECT_SET,
 165                             CFG_ENV_ADDR_REDUND,
 166                             CFG_ENV_ADDR_REDUND + 2*CFG_ENV_SECT_SIZE - 1,
 167                             &flash_info[0]);
 168
 169         /*
 170          * USB suff...
 171          */
 172         /* SDR Setting */
 173         mfsdr(SDR0_PFC1, sdr0_pfc1);
 174         mfsdr(SDR0_USB0, usb2d0cr);
 175         mfsdr(SDR0_USB2PHY0CR, usb2phy0cr);
 176         mfsdr(SDR0_USB2H0CR, usb2h0cr);
 177
 178         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_XOCLK_MASK;
 179         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_XOCLK_EXTERNAL;       /*0*/
 180         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_WDINT_MASK;
 181         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_WDINT_16BIT_30MHZ;    /*1*/
 182         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DVBUS_MASK;
 183         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DVBUS_PURDIS;         /*0*/
 184         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DWNSTR_MASK;
 185         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DWNSTR_HOST;          /*1*/
 186         usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_UTMICN_MASK;
 187         usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_UTMICN_HOST;          /*1*/
 188
 189         /* An 8-bit/60MHz interface is the only possible alternative
 190            when connecting the Device to the PHY */
 191         usb2h0cr   = usb2h0cr &~SDR0_USB2H0CR_WDINT_MASK;
 192         usb2h0cr   = usb2h0cr | SDR0_USB2H0CR_WDINT_16BIT_30MHZ;        /*1*/
 193
 194         mtsdr(SDR0_PFC1, sdr0_pfc1);
 195         mtsdr(SDR0_USB0, usb2d0cr);
 196         mtsdr(SDR0_USB2PHY0CR, usb2phy0cr);
 197         mtsdr(SDR0_USB2H0CR, usb2h0cr);
 198
 199         /*
 200          * Clear resets
 201          */
 202         udelay (1000);
 203         mtsdr(SDR0_SRST1, 0x00000000);
 204         udelay (1000);
 205         mtsdr(SDR0_SRST0, 0x00000000);
 206
 207         printf("USB:   Host(int phy) Device(ext phy)\n");
 208
 209         /*
 210          * Clear PLB4A0_ACR[WRP]
 211          * This fix will make the MAL burst disabling patch for the Linux
 212          * EMAC driver obsolete.
 213          */
 214         reg = mfdcr(plb4_acr) & ~PLB4_ACR_WRP;
 215         mtdcr(plb4_acr, reg);
 216
 217         /*
 218          * Reset Lime controller
 219          */
 220         gpio_write_bit(CFG_GPIO_LIME_S, 1);
 221         udelay(500);
 222         gpio_write_bit(CFG_GPIO_LIME_RST, 1);
 223
 224         /* Lime memory clock adjusted to 133MHz */
 225         out_be32((void *)CFG_LIME_SDRAM_CLOCK, CFG_LIME_CLOCK_133MHZ);
 226         /* Wait untill time expired. Because of requirements in lime manual */
 227         udelay(300);
 228         /* Write lime controller memory parameters */
 229         out_be32((void *)CFG_LIME_MMR, CFG_LIME_MMR_VALUE);
 230
 231         /*
 232          * Reset PHY's
 233          */
 234         gpio_write_bit(CFG_GPIO_PHY0_RST, 0);
 235         gpio_write_bit(CFG_GPIO_PHY1_RST, 0);
 236         udelay(100);
 237         gpio_write_bit(CFG_GPIO_PHY0_RST, 1);
 238         gpio_write_bit(CFG_GPIO_PHY1_RST, 1);
 239
 240         return 0;
 241 }
 242
 243 int checkboard(void)
 244 {
 245         char *s = getenv("serial#");
 246
 247         printf("Board: lwmon5");
 248
 249         if (s != NULL) {
 250                 puts(", serial# ");
 251                 puts(s);
 252         }
 253         putc('\n');
 254
 255         return (0);
 256 }
 257
 258 #if defined(CFG_DRAM_TEST)
 259 int testdram(void)
 260 {
 261         unsigned long *mem = (unsigned long *)0;
 262         const unsigned long kend = (1024 / sizeof(unsigned long));
 263         unsigned long k, n;
 264
 265         mtmsr(0);
 266
 267         for (k = 0; k < CFG_MBYTES_SDRAM;
 268              ++k, mem += (1024 / sizeof(unsigned long))) {
 269                 if ((k & 1023) == 0) {
 270                         printf("%3d MB\r", k / 1024);
 271                 }
 272
 273                 memset(mem, 0xaaaaaaaa, 1024);
 274                 for (n = 0; n < kend; ++n) {
 275                         if (mem[n] != 0xaaaaaaaa) {
 276                                 printf("SDRAM test fails at: %08x\n",
 277                                        (uint) & mem[n]);
 278                                 return 1;
 279                         }
 280                 }
 281
 282                 memset(mem, 0x55555555, 1024);
 283                 for (n = 0; n < kend; ++n) {
 284                         if (mem[n] != 0x55555555) {
 285                                 printf("SDRAM test fails at: %08x\n",
 286                                        (uint) & mem[n]);
 287                                 return 1;
 288                         }
 289                 }
 290         }
 291         printf("SDRAM test passes\n");
 292         return 0;
 293 }
 294 #endif
 295
 296 /*************************************************************************
 297  *  pci_pre_init
 298  *
 299  *  This routine is called just prior to registering the hose and gives
 300  *  the board the opportunity to check things. Returning a value of zero
 301  *  indicates that things are bad & PCI initialization should be aborted.
 302  *
 303  *      Different boards may wish to customize the pci controller structure
 304  *      (add regions, override default access routines, etc) or perform
 305  *      certain pre-initialization actions.
 306  *
 307  ************************************************************************/
 308 #if defined(CONFIG_PCI)
 309 int pci_pre_init(struct pci_controller *hose)
 310 {
 311         unsigned long addr;
 312
 313         /*-------------------------------------------------------------------------+
 314           | Set priority for all PLB3 devices to 0.
 315           | Set PLB3 arbiter to fair mode.
 316           +-------------------------------------------------------------------------*/
 317         mfsdr(sdr_amp1, addr);
 318         mtsdr(sdr_amp1, (addr & 0x000000FF) | 0x0000FF00);
 319         addr = mfdcr(plb3_acr);
 320         mtdcr(plb3_acr, addr | 0x80000000);
 321
 322         /*-------------------------------------------------------------------------+
 323           | Set priority for all PLB4 devices to 0.
 324           +-------------------------------------------------------------------------*/
 325         mfsdr(sdr_amp0, addr);
 326         mtsdr(sdr_amp0, (addr & 0x000000FF) | 0x0000FF00);
 327         addr = mfdcr(plb4_acr) | 0xa0000000;    /* Was 0x8---- */
 328         mtdcr(plb4_acr, addr);
 329
 330         /*-------------------------------------------------------------------------+
 331           | Set Nebula PLB4 arbiter to fair mode.
 332           +-------------------------------------------------------------------------*/
 333         /* Segment0 */
 334         addr = (mfdcr(plb0_acr) & ~plb0_acr_ppm_mask) | plb0_acr_ppm_fair;
 335         addr = (addr & ~plb0_acr_hbu_mask) | plb0_acr_hbu_enabled;
 336         addr = (addr & ~plb0_acr_rdp_mask) | plb0_acr_rdp_4deep;
 337         addr = (addr & ~plb0_acr_wrp_mask) | plb0_acr_wrp_2deep;
 338         mtdcr(plb0_acr, addr);
 339
 340         /* Segment1 */
 341         addr = (mfdcr(plb1_acr) & ~plb1_acr_ppm_mask) | plb1_acr_ppm_fair;
 342         addr = (addr & ~plb1_acr_hbu_mask) | plb1_acr_hbu_enabled;
 343         addr = (addr & ~plb1_acr_rdp_mask) | plb1_acr_rdp_4deep;
 344         addr = (addr & ~plb1_acr_wrp_mask) | plb1_acr_wrp_2deep;
 345         mtdcr(plb1_acr, addr);
 346
 347         return 1;
 348 }
 349 #endif  /* defined(CONFIG_PCI) */
 350
 351 /*************************************************************************
 352  *  pci_target_init
 353  *
 354  *      The bootstrap configuration provides default settings for the pci
 355  *      inbound map (PIM). But the bootstrap config choices are limited and
 356  *      may not be sufficient for a given board.
 357  *
 358  ************************************************************************/
 359 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
 360 void pci_target_init(struct pci_controller *hose)
 361 {
 362         /*--------------------------------------------------------------------------+
 363          * Set up Direct MMIO registers
 364          *--------------------------------------------------------------------------*/
 365         /*--------------------------------------------------------------------------+
 366           | PowerPC440EPX PCI Master configuration.
 367           | Map one 1Gig range of PLB/processor addresses to PCI memory space.
 368           |   PLB address 0xA0000000-0xDFFFFFFF ==> PCI address 0xA0000000-0xDFFFFFFF
 369           |   Use byte reversed out routines to handle endianess.
 370           | Make this region non-prefetchable.
 371           +--------------------------------------------------------------------------*/
 372         out32r(PCIX0_PMM0MA, 0x00000000);       /* PMM0 Mask/Attribute - disabled b4 setting */
 373         out32r(PCIX0_PMM0LA, CFG_PCI_MEMBASE);  /* PMM0 Local Address */
 374         out32r(PCIX0_PMM0PCILA, CFG_PCI_MEMBASE);       /* PMM0 PCI Low Address */
 375         out32r(PCIX0_PMM0PCIHA, 0x00000000);    /* PMM0 PCI High Address */
 376         out32r(PCIX0_PMM0MA, 0xE0000001);       /* 512M + No prefetching, and enable region */
 377
 378         out32r(PCIX0_PMM1MA, 0x00000000);       /* PMM0 Mask/Attribute - disabled b4 setting */
 379         out32r(PCIX0_PMM1LA, CFG_PCI_MEMBASE2); /* PMM0 Local Address */
 380         out32r(PCIX0_PMM1PCILA, CFG_PCI_MEMBASE2);      /* PMM0 PCI Low Address */
 381         out32r(PCIX0_PMM1PCIHA, 0x00000000);    /* PMM0 PCI High Address */
 382         out32r(PCIX0_PMM1MA, 0xE0000001);       /* 512M + No prefetching, and enable region */
 383
 384         out32r(PCIX0_PTM1MS, 0x00000001);       /* Memory Size/Attribute */
 385         out32r(PCIX0_PTM1LA, 0);        /* Local Addr. Reg */
 386         out32r(PCIX0_PTM2MS, 0);        /* Memory Size/Attribute */
 387         out32r(PCIX0_PTM2LA, 0);        /* Local Addr. Reg */
 388
 389         /*--------------------------------------------------------------------------+
 390          * Set up Configuration registers
 391          *--------------------------------------------------------------------------*/
 392
 393         /* Program the board's subsystem id/vendor id */
 394         pci_write_config_word(0, PCI_SUBSYSTEM_VENDOR_ID,
 395                               CFG_PCI_SUBSYS_VENDORID);
 396         pci_write_config_word(0, PCI_SUBSYSTEM_ID, CFG_PCI_SUBSYS_ID);
 397
 398         /* Configure command register as bus master */
 399         pci_write_config_word(0, PCI_COMMAND, PCI_COMMAND_MASTER);
 400
 401         /* 240nS PCI clock */
 402         pci_write_config_word(0, PCI_LATENCY_TIMER, 1);
 403
 404         /* No error reporting */
 405         pci_write_config_word(0, PCI_ERREN, 0);
 406
 407         pci_write_config_dword(0, PCI_BRDGOPT2, 0x00000101);
 408
 409 }
 410 #endif                          /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
 411
 412 /*************************************************************************
 413  *  pci_master_init
 414  *
 415  ************************************************************************/
 416 #if defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT)
 417 void pci_master_init(struct pci_controller *hose)
 418 {
 419         unsigned short temp_short;
 420
 421         /*--------------------------------------------------------------------------+
 422           | Write the PowerPC440 EP PCI Configuration regs.
 423           |   Enable PowerPC440 EP to be a master on the PCI bus (PMM).
 424           |   Enable PowerPC440 EP to act as a PCI memory target (PTM).
 425           +--------------------------------------------------------------------------*/
 426         pci_read_config_word(0, PCI_COMMAND, &temp_short);
 427         pci_write_config_word(0, PCI_COMMAND,
 428                               temp_short | PCI_COMMAND_MASTER |
 429                               PCI_COMMAND_MEMORY);
 430 }
 431 #endif                          /* defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT) */
 432
 433 /*************************************************************************
 434  *  is_pci_host
 435  *
 436  *      This routine is called to determine if a pci scan should be
 437  *      performed. With various hardware environments (especially cPCI and
 438  *      PPMC) it's insufficient to depend on the state of the arbiter enable
 439  *      bit in the strap register, or generic host/adapter assumptions.
 440  *
 441  *      Rather than hard-code a bad assumption in the general 440 code, the
 442  *      440 pci code requires the board to decide at runtime.
 443  *
 444  *      Return 0 for adapter mode, non-zero for host (monarch) mode.
 445  *
 446  *
 447  ************************************************************************/
 448 #if defined(CONFIG_PCI)
 449 int is_pci_host(struct pci_controller *hose)
 450 {
 451         /* Cactus is always configured as host. */
 452         return (1);
 453 }
 454 #endif                          /* defined(CONFIG_PCI) */
 455
 456 void hw_watchdog_reset(void)
 457 {
 458         int val;
 459
 460         /*
 461          * Toggle watchdog output
 462          */
 463         val = gpio_read_out_bit(CFG_GPIO_WATCHDOG) == 0 ? 1 : 0;
 464         gpio_write_bit(CFG_GPIO_WATCHDOG, val);
 465 }