board/kobol/helios4/helios4.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2018 Dennis Gilmore <dgilmore@redhat.com>
   4  *  based on board/solidrun/clearfog/clearfog.c
   5  */
   6
   7 #include <common.h>
   8 #include <i2c.h>
   9 #include <init.h>
  10 #include <miiphy.h>
  11 #include <net.h>
  12 #include <netdev.h>
  13 #include <asm/io.h>
  14 #include <asm/arch/cpu.h>
  15 #include <asm/arch/soc.h>
  16
  17 #include "../drivers/ddr/marvell/a38x/ddr3_init.h"
  18 #include <../serdes/a38x/high_speed_env_spec.h>
  19
  20 DECLARE_GLOBAL_DATA_PTR;
  21
  22 /*
  23  * Those values and defines are taken from the Marvell U-Boot version
  24  * "u-boot-2013.01-15t1-helios4" as well as the upstream config for clearfog
  25  */
  26 #define BOARD_GPP_OUT_ENA_LOW   0xffffffff
  27 #define BOARD_GPP_OUT_ENA_MID   0xffffffff
  28
  29 #define BOARD_GPP_OUT_VAL_LOW   0x0
  30 #define BOARD_GPP_OUT_VAL_MID   0x0
  31 #define BOARD_GPP_POL_LOW       0x0
  32 #define BOARD_GPP_POL_MID       0x0
  33
  34 static struct serdes_map board_serdes_map[] = {
  35         {SATA0, SERDES_SPEED_6_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  36         {USB3_HOST0, SERDES_SPEED_5_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  37         {SATA1, SERDES_SPEED_6_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  38         {SATA3, SERDES_SPEED_6_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  39         {SATA2, SERDES_SPEED_6_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  40         {USB3_HOST1, SERDES_SPEED_5_GBPS, SERDES_DEFAULT_MODE, 0, 0},
  41 };
  42
  43 int hws_board_topology_load(struct serdes_map **serdes_map_array, u8 *count)
  44 {
  45         *serdes_map_array = board_serdes_map;
  46         *count = ARRAY_SIZE(board_serdes_map);
  47         return 0;
  48 }
  49
  50 /*
  51  * Define the DDR layout / topology here in the board file. This will
  52  * be used by the DDR3 init code in the SPL U-Boot version to configure
  53  * the DDR3 controller.
  54  */
  55 static struct mv_ddr_topology_map board_topology_map = {
  56         DEBUG_LEVEL_ERROR,
  57         0x1, /* active interfaces */
  58         /* cs_mask, mirror, dqs_swap, ck_swap X PUPs */
  59         { { { {0x1, 0, 0, 0},
  60               {0x1, 0, 0, 0},
  61               {0x1, 0, 0, 0},
  62               {0x1, 0, 0, 0},
  63               {0x1, 0, 0, 0} },
  64             SPEED_BIN_DDR_1600K,        /* speed_bin */
  65             MV_DDR_DEV_WIDTH_16BIT,     /* memory_width */
  66             MV_DDR_DIE_CAP_8GBIT,       /* mem_size */
  67             MV_DDR_FREQ_800,            /* frequency */
  68             0, 0,                       /* cas_wl cas_l */
  69             MV_DDR_TEMP_LOW,            /* temperature */
  70             MV_DDR_TIM_DEFAULT} },      /* timing */
  71         BUS_MASK_32BIT_ECC,             /* Busses mask */
  72         MV_DDR_CFG_DEFAULT,             /* ddr configuration data source */
  73         { {0} },                        /* raw spd data */
  74         {0}                             /* timing parameters */
  75 };
  76
  77 struct mv_ddr_topology_map *mv_ddr_topology_map_get(void)
  78 {
  79         /* Return the board topology as defined in the board code */
  80         return &board_topology_map;
  81 }
  82
  83 int board_early_init_f(void)
  84 {
  85         /* Configure MPP */
  86         writel(0x11111111, MVEBU_MPP_BASE + 0x00);
  87         writel(0x11111111, MVEBU_MPP_BASE + 0x04);
  88         writel(0x10400011, MVEBU_MPP_BASE + 0x08);
  89         writel(0x22043333, MVEBU_MPP_BASE + 0x0c);
  90         writel(0x44400002, MVEBU_MPP_BASE + 0x10);
  91         writel(0x41144004, MVEBU_MPP_BASE + 0x14);
  92         writel(0x40333333, MVEBU_MPP_BASE + 0x18);
  93         writel(0x00004444, MVEBU_MPP_BASE + 0x1c);
  94
  95         /* Set GPP Out value */
  96         writel(BOARD_GPP_OUT_VAL_LOW, MVEBU_GPIO0_BASE + 0x00);
  97         writel(BOARD_GPP_OUT_VAL_MID, MVEBU_GPIO1_BASE + 0x00);
  98
  99         /* Set GPP Polarity */
 100         writel(BOARD_GPP_POL_LOW, MVEBU_GPIO0_BASE + 0x0c);
 101         writel(BOARD_GPP_POL_MID, MVEBU_GPIO1_BASE + 0x0c);
 102
 103         /* Set GPP Out Enable */
 104         writel(BOARD_GPP_OUT_ENA_LOW, MVEBU_GPIO0_BASE + 0x04);
 105         writel(BOARD_GPP_OUT_ENA_MID, MVEBU_GPIO1_BASE + 0x04);
 106
 107         return 0;
 108 }
 109
 110 int board_init(void)
 111 {
 112         /* Address of boot parameters */
 113         gd->bd->bi_boot_params = mvebu_sdram_bar(0) + 0x100;
 114
 115         return 0;
 116 }
 117
 118 int checkboard(void)
 119 {
 120         puts("Board: Helios4\n");
 121
 122         return 0;
 123 }
 124
 125 int board_eth_init(bd_t *bis)
 126 {
 127         cpu_eth_init(bis); /* Built in controller(s) come first */
 128         return pci_eth_init(bis);
 129 }