board/hisilicon/hikey960/hikey960.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2019 Linaro
   4  * Author: Manivannan Sadhasivam <manivannan.sadhasivam@linaro.org>
   5  */
   6
   7 #include <common.h>
   8 #include <cpu_func.h>
   9 #include <dm.h>
  10 #include <errno.h>
  11 #include <asm/cache.h>
  12 #include <asm/io.h>
  13 #include <asm/arch/hi3660.h>
  14 #include <asm/armv8/mmu.h>
  15 #include <asm/psci.h>
  16 #include <linux/arm-smccc.h>
  17 #include <linux/psci.h>
  18
  19 #define PMIC_REG_TO_BUS_ADDR(x) (x << 2)
  20 #define PMIC_VSEL_MASK          0x7
  21
  22 DECLARE_GLOBAL_DATA_PTR;
  23
  24 #if !CONFIG_IS_ENABLED(OF_CONTROL)
  25 #include <dm/platform_data/serial_pl01x.h>
  26
  27 static const struct pl01x_serial_platdata serial_platdata = {
  28         .base = HI3660_UART6_BASE,
  29         .type = TYPE_PL011,
  30         .clock = 19200000
  31 };
  32
  33 U_BOOT_DEVICE(hikey960_serial0) = {
  34         .name = "serial_pl01x",
  35         .platdata = &serial_platdata,
  36 };
  37 #endif
  38
  39 static struct mm_region hikey_mem_map[] = {
  40         {
  41                 .virt = 0x0UL, /* DDR */
  42                 .phys = 0x0UL,
  43                 .size = 0xC0000000UL,
  44                 .attrs = PTE_BLOCK_MEMTYPE(MT_NORMAL) |
  45                          PTE_BLOCK_INNER_SHARE
  46         }, {
  47                 .virt = 0xE0000000UL, /* Peripheral block */
  48                 .phys = 0xE0000000UL,
  49                 .size = 0x20000000UL,
  50                 .attrs = PTE_BLOCK_MEMTYPE(MT_DEVICE_NGNRNE) |
  51                          PTE_BLOCK_NON_SHARE |
  52                          PTE_BLOCK_PXN | PTE_BLOCK_UXN
  53         }, {
  54                 /* List terminator */
  55                 0,
  56         }
  57 };
  58
  59 struct mm_region *mem_map = hikey_mem_map;
  60
  61 int board_early_init_f(void)
  62 {
  63         return 0;
  64 }
  65
  66 int misc_init_r(void)
  67 {
  68         return 0;
  69 }
  70
  71 int dram_init(void)
  72 {
  73         gd->ram_size = PHYS_SDRAM_1_SIZE;
  74
  75         return 0;
  76 }
  77
  78 int dram_init_banksize(void)
  79 {
  80         gd->bd->bi_dram[0].start = PHYS_SDRAM_1;
  81         gd->bd->bi_dram[0].size = gd->ram_size;
  82
  83         return 0;
  84 }
  85
  86 void hikey960_sd_init(void)
  87 {
  88         u32 data;
  89
  90         /* Enable FPLL0 */
  91         data = readl(SCTRL_SCFPLLCTRL0);
  92         data |= SCTRL_SCFPLLCTRL0_FPLL0_EN;
  93         writel(data, SCTRL_SCFPLLCTRL0);
  94
  95         /* Configure LDO16 */
  96         data = readl(PMU_REG_BASE + PMIC_REG_TO_BUS_ADDR(0x79)) &
  97                      PMIC_VSEL_MASK;
  98         data |= 6;
  99         writel(data, PMU_REG_BASE + PMIC_REG_TO_BUS_ADDR(0x79));
 100
 101         data = readl(PMU_REG_BASE + PMIC_REG_TO_BUS_ADDR(0x78));
 102         data |= 2;
 103         writel(data, PMU_REG_BASE + PMIC_REG_TO_BUS_ADDR(0x78));
 104
 105         udelay(100);
 106
 107         /* Configure LDO9 */
 108         data = readl(PMU_REG_BASE + PMIC_REG_TO_BUS_ADDR(0x6b)) &
 109                      PMIC_VSEL_MASK;
 110         data |= 5;
 111         writel(data, PMU_REG_BASE + PMIC_REG_TO_BUS_ADDR(0x6b));
 112
 113         data = readl(PMU_REG_BASE + PMIC_REG_TO_BUS_ADDR(0x6a));
 114         data |= 2;
 115         writel(data, PMU_REG_BASE + PMIC_REG_TO_BUS_ADDR(0x6a));
 116
 117         udelay(100);
 118
 119         /* GPIO CD */
 120         writel(0, PINMUX4_SDDET);
 121
 122         /* SD Pinconf */
 123         writel(15 << 4, PINCONF3_SDCLK);
 124         writel((1 << 0) | (8 << 4), PINCONF3_SDCMD);
 125         writel((1 << 0) | (8 << 4), PINCONF3_SDDATA0);
 126         writel((1 << 0) | (8 << 4), PINCONF3_SDDATA1);
 127         writel((1 << 0) | (8 << 4), PINCONF3_SDDATA2);
 128         writel((1 << 0) | (8 << 4), PINCONF3_SDDATA3);
 129
 130         /* Set SD clock mux */
 131         do {
 132                 data = readl(CRG_REG_BASE + 0xb8);
 133                 data |= ((1 << 6) | (1 << 6 << 16) | (0 << 4) | (3 << 4 << 16));
 134                 writel(data, CRG_REG_BASE + 0xb8);
 135
 136                 data = readl(CRG_REG_BASE + 0xb8);
 137         } while ((data & ((1 << 6) | (3 << 4))) != ((1 << 6) | (0 << 4)));
 138
 139         /* Take SD out of reset */
 140         writel(1 << 18, CRG_PERRSTDIS4);
 141         do {
 142                 data = readl(CRG_PERRSTSTAT4);
 143         } while ((data & (1 << 18)) == (1 << 18));
 144
 145         /* Enable hclk_gate_sd */
 146         data = readl(CRG_REG_BASE + 0);
 147         data |= (1 << 30);
 148         writel(data, CRG_REG_BASE + 0);
 149
 150         /* Enable clk_andgt_mmc */
 151         data = readl(CRG_REG_BASE + 0xf4);
 152         data |= ((1 << 3) | (1 << 3 << 16));
 153         writel(data, CRG_REG_BASE + 0xf4);
 154
 155         /* Enable clk_gate_sd */
 156         data = readl(CRG_PEREN4);
 157         data |= (1 << 17);
 158         writel(data, CRG_PEREN4);
 159         do {
 160                 data = readl(CRG_PERCLKEN4);
 161         } while ((data & (1 << 17)) != (1 << 17));
 162 }
 163
 164 static void show_psci_version(void)
 165 {
 166         struct arm_smccc_res res;
 167
 168         arm_smccc_smc(ARM_PSCI_0_2_FN_PSCI_VERSION, 0, 0, 0, 0, 0, 0, 0, &res);
 169
 170         printf("PSCI:  v%ld.%ld\n",
 171                PSCI_VERSION_MAJOR(res.a0),
 172                 PSCI_VERSION_MINOR(res.a0));
 173 }
 174
 175 int board_init(void)
 176 {
 177         /* Init SD */
 178         hikey960_sd_init();
 179
 180         show_psci_version();
 181
 182         return 0;
 183 }
 184
 185 void reset_cpu(ulong addr)
 186 {
 187         psci_system_reset();
 188 }