board/gdsys/mpc8308/sdram.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2007 Freescale Semiconductor, Inc.
   4  * Copyright (C) 2010 Ilya Yanok, Emcraft Systems, yanok@emcraft.com
   5  *
   6  * Authors: Nick.Spence@freescale.com
   7  *          Wilson.Lo@freescale.com
   8  *          scottwood@freescale.com
   9  *
  10  * This files is  mostly identical to the original from
  11  * board\freescale\mpc8315erdb\sdram.c
  12  */
  13
  14 #ifndef CONFIG_MPC83XX_SDRAM
  15
  16 #include <common.h>
  17 #include <init.h>
  18 #include <mpc83xx.h>
  19 #include <spd_sdram.h>
  20
  21 #include <asm/bitops.h>
  22 #include <asm/io.h>
  23
  24 #include <asm/processor.h>
  25
  26 DECLARE_GLOBAL_DATA_PTR;
  27
  28 /* Fixed sdram init -- doesn't use serial presence detect.
  29  *
  30  * This is useful for faster booting in configs where the RAM is unlikely
  31  * to be changed, or for things like NAND booting where space is tight.
  32  */
  33 static long fixed_sdram(void)
  34 {
  35         immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  36         u32 msize = CONFIG_SYS_DDR_SIZE * 1024 * 1024;
  37         u32 msize_log2 = __ilog2(msize);
  38
  39         out_be32(&im->sysconf.ddrlaw[0].bar,
  40                  CONFIG_SYS_SDRAM_BASE  & 0xfffff000);
  41         out_be32(&im->sysconf.ddrlaw[0].ar, LBLAWAR_EN | (msize_log2 - 1));
  42         out_be32(&im->sysconf.ddrcdr, CONFIG_SYS_DDRCDR_VALUE);
  43
  44         out_be32(&im->ddr.csbnds[0].csbnds, (msize - 1) >> 24);
  45         out_be32(&im->ddr.cs_config[0], CONFIG_SYS_DDR_CS0_CONFIG);
  46
  47         /* Currently we use only one CS, so disable the other bank. */
  48         out_be32(&im->ddr.cs_config[1], 0);
  49
  50         out_be32(&im->ddr.sdram_clk_cntl, CONFIG_SYS_DDR_SDRAM_CLK_CNTL);
  51         out_be32(&im->ddr.timing_cfg_3, CONFIG_SYS_DDR_TIMING_3);
  52         out_be32(&im->ddr.timing_cfg_1, CONFIG_SYS_DDR_TIMING_1);
  53         out_be32(&im->ddr.timing_cfg_2, CONFIG_SYS_DDR_TIMING_2);
  54         out_be32(&im->ddr.timing_cfg_0, CONFIG_SYS_DDR_TIMING_0);
  55
  56         out_be32(&im->ddr.sdram_cfg, CONFIG_SYS_DDR_SDRAM_CFG);
  57         out_be32(&im->ddr.sdram_cfg2, CONFIG_SYS_DDR_SDRAM_CFG2);
  58         out_be32(&im->ddr.sdram_mode, CONFIG_SYS_DDR_MODE);
  59         out_be32(&im->ddr.sdram_mode2, CONFIG_SYS_DDR_MODE2);
  60
  61         out_be32(&im->ddr.sdram_interval, CONFIG_SYS_DDR_INTERVAL);
  62         sync();
  63
  64         /* enable DDR controller */
  65         setbits_be32(&im->ddr.sdram_cfg, SDRAM_CFG_MEM_EN);
  66         sync();
  67
  68         return get_ram_size(CONFIG_SYS_SDRAM_BASE, msize);
  69 }
  70
  71 int dram_init(void)
  72 {
  73         immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  74         u32 msize;
  75
  76         if ((in_be32(&im->sysconf.immrbar) & IMMRBAR_BASE_ADDR) != (u32)im)
  77                 return -ENXIO;
  78
  79         /* DDR SDRAM */
  80         msize = fixed_sdram();
  81
  82         /* return total bus SDRAM size(bytes)  -- DDR */
  83         gd->ram_size = msize;
  84
  85         return 0;
  86 }
  87
  88 #endif /* !CONFIG_MPC83XX_SDRAM */