board/freescale/p1_p2_rdb_pc/p1_p2_rdb_pc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2010-2011, 2013 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 #include <common.h>
   8 #include <command.h>
   9 #include <env.h>
  10 #include <hang.h>
  11 #include <hwconfig.h>
  12 #include <init.h>
  13 #include <pci.h>
  14 #include <i2c.h>
  15 #include <asm/processor.h>
  16 #include <asm/mmu.h>
  17 #include <asm/cache.h>
  18 #include <asm/immap_85xx.h>
  19 #include <asm/fsl_pci.h>
  20 #include <fsl_ddr_sdram.h>
  21 #include <asm/io.h>
  22 #include <asm/fsl_law.h>
  23 #include <asm/fsl_lbc.h>
  24 #include <asm/mp.h>
  25 #include <miiphy.h>
  26 #include <linux/libfdt.h>
  27 #include <fdt_support.h>
  28 #include <fsl_mdio.h>
  29 #include <tsec.h>
  30 #include <vsc7385.h>
  31 #include <ioports.h>
  32 #include <asm/fsl_serdes.h>
  33 #include <netdev.h>
  34
  35 #ifdef CONFIG_QE
  36
  37 #define GPIO_GETH_SW_PORT       1
  38 #define GPIO_GETH_SW_PIN        29
  39 #define GPIO_GETH_SW_DATA       (1 << (31 - GPIO_GETH_SW_PIN))
  40
  41 #define GPIO_SLIC_PORT          1
  42 #define GPIO_SLIC_PIN           30
  43 #define GPIO_SLIC_DATA          (1 << (31 - GPIO_SLIC_PIN))
  44
  45 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
  46 #define GPIO_DDR_RST_PORT       1
  47 #define GPIO_DDR_RST_PIN        8
  48 #define GPIO_DDR_RST_DATA       (1 << (31 - GPIO_DDR_RST_PIN))
  49
  50 #define GPIO_2BIT_MASK          (0x3 << (32 - (GPIO_DDR_RST_PIN + 1) * 2))
  51 #endif
  52
  53 #if defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB)
  54 #define PCA_IOPORT_I2C_ADDR             0x23
  55 #define PCA_IOPORT_OUTPUT_CMD           0x2
  56 #define PCA_IOPORT_CFG_CMD              0x6
  57 #define PCA_IOPORT_QE_PIN_ENABLE        0xf8
  58 #define PCA_IOPORT_QE_TDM_ENABLE        0xf6
  59 #endif
  60
  61 const qe_iop_conf_t qe_iop_conf_tab[] = {
  62         /* GPIO */
  63         {1,   1, 2, 0, 0}, /* GPIO7/PB1   - LOAD_DEFAULT_N */
  64 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
  65         {1,   8, 1, 1, 0}, /* GPIO10/PB8  - DDR_RST */
  66 #endif
  67         {0,  15, 1, 0, 0}, /* GPIO11/A15  - WDI */
  68         {GPIO_GETH_SW_PORT, GPIO_GETH_SW_PIN, 1, 0, 0}, /* RST_GETH_SW_N */
  69         {GPIO_SLIC_PORT, GPIO_SLIC_PIN, 1, 0, 0},       /* RST_SLIC_N */
  70
  71 #ifdef CONFIG_TARGET_P1025RDB
  72         /* QE_MUX_MDC */
  73         {1,  19, 1, 0, 1}, /* QE_MUX_MDC               */
  74
  75         /* QE_MUX_MDIO */
  76         {1,  20, 3, 0, 1}, /* QE_MUX_MDIO              */
  77
  78         /* UCC_1_MII */
  79         {0, 23, 2, 0, 2}, /* CLK12 */
  80         {0, 24, 2, 0, 1}, /* CLK9 */
  81         {0,  7, 1, 0, 2}, /* ENET1_TXD0_SER1_TXD0      */
  82         {0,  9, 1, 0, 2}, /* ENET1_TXD1_SER1_TXD1      */
  83         {0, 11, 1, 0, 2}, /* ENET1_TXD2_SER1_TXD2      */
  84         {0, 12, 1, 0, 2}, /* ENET1_TXD3_SER1_TXD3      */
  85         {0,  6, 2, 0, 2}, /* ENET1_RXD0_SER1_RXD0      */
  86         {0, 10, 2, 0, 2}, /* ENET1_RXD1_SER1_RXD1      */
  87         {0, 14, 2, 0, 2}, /* ENET1_RXD2_SER1_RXD2      */
  88         {0, 15, 2, 0, 2}, /* ENET1_RXD3_SER1_RXD3      */
  89         {0,  5, 1, 0, 2}, /* ENET1_TX_EN_SER1_RTS_B    */
  90         {0, 13, 1, 0, 2}, /* ENET1_TX_ER               */
  91         {0,  4, 2, 0, 2}, /* ENET1_RX_DV_SER1_CTS_B    */
  92         {0,  8, 2, 0, 2}, /* ENET1_RX_ER_SER1_CD_B    */
  93         {0, 17, 2, 0, 2}, /* ENET1_CRS    */
  94         {0, 16, 2, 0, 2}, /* ENET1_COL    */
  95
  96         /* UCC_5_RMII */
  97         {1, 11, 2, 0, 1}, /* CLK13 */
  98         {1, 7,  1, 0, 2}, /* ENET5_TXD0_SER5_TXD0      */
  99         {1, 10, 1, 0, 2}, /* ENET5_TXD1_SER5_TXD1      */
 100         {1, 6, 2, 0, 2}, /* ENET5_RXD0_SER5_RXD0      */
 101         {1, 9, 2, 0, 2}, /* ENET5_RXD1_SER5_RXD1      */
 102         {1, 5, 1, 0, 2}, /* ENET5_TX_EN_SER5_RTS_B    */
 103         {1, 4, 2, 0, 2}, /* ENET5_RX_DV_SER5_CTS_B    */
 104         {1, 8, 2, 0, 2}, /* ENET5_RX_ER_SER5_CD_B    */
 105 #endif
 106
 107         {0,  0, 0, 0, QE_IOP_TAB_END} /* END of table */
 108 };
 109 #endif
 110
 111 struct cpld_data {
 112         u8 cpld_rev_major;
 113         u8 pcba_rev;
 114         u8 wd_cfg;
 115         u8 rst_bps_sw;
 116         u8 load_default_n;
 117         u8 rst_bps_wd;
 118         u8 bypass_enable;
 119         u8 bps_led;
 120         u8 status_led;                  /* offset: 0x8 */
 121         u8 fxo_led;                     /* offset: 0x9 */
 122         u8 fxs_led;                     /* offset: 0xa */
 123         u8 rev4[2];
 124         u8 system_rst;                  /* offset: 0xd */
 125         u8 bps_out;
 126         u8 rev5[3];
 127         u8 cpld_rev_minor;
 128 };
 129
 130 #define CPLD_WD_CFG     0x03
 131 #define CPLD_RST_BSW    0x00
 132 #define CPLD_RST_BWD    0x00
 133 #define CPLD_BYPASS_EN  0x03
 134 #define CPLD_STATUS_LED 0x01
 135 #define CPLD_FXO_LED    0x01
 136 #define CPLD_FXS_LED    0x0F
 137 #define CPLD_SYS_RST    0x00
 138
 139 void board_cpld_init(void)
 140 {
 141         struct cpld_data *cpld_data = (void *)(CONFIG_SYS_CPLD_BASE);
 142
 143         out_8(&cpld_data->wd_cfg, CPLD_WD_CFG);
 144         out_8(&cpld_data->status_led, CPLD_STATUS_LED);
 145         out_8(&cpld_data->fxo_led, CPLD_FXO_LED);
 146         out_8(&cpld_data->fxs_led, CPLD_FXS_LED);
 147         out_8(&cpld_data->system_rst, CPLD_SYS_RST);
 148 }
 149
 150 void board_gpio_init(void)
 151 {
 152 #ifdef CONFIG_QE
 153         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 154         par_io_t *par_io = (par_io_t *) &(gur->qe_par_io);
 155
 156 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
 157         /* reset DDR3 */
 158         setbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 159         udelay(1000);
 160         clrbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 161         udelay(1000);
 162         setbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 163         /* disable CE_PB8 */
 164         clrbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdir1, GPIO_2BIT_MASK);
 165 #endif
 166         /* Enable VSC7385 switch */
 167         setbits_be32(&par_io[GPIO_GETH_SW_PORT].cpdat, GPIO_GETH_SW_DATA);
 168
 169         /* Enable SLIC */
 170         setbits_be32(&par_io[GPIO_SLIC_PORT].cpdat, GPIO_SLIC_DATA);
 171 #else
 172
 173         ccsr_gpio_t *pgpio = (void *)(CONFIG_SYS_MPC85xx_GPIO_ADDR);
 174
 175         /*
 176          * GPIO10 DDR Reset, open drain
 177          * GPIO7  LOAD_DEFAULT_N          Input
 178          * GPIO11  WDI (watchdog input)
 179          * GPIO12  Ethernet Switch Reset
 180          * GPIO13  SLIC Reset
 181          */
 182
 183         setbits_be32(&pgpio->gpdir, 0x02130000);
 184 #if !defined(CONFIG_SYS_RAMBOOT) && !defined(CONFIG_SPL)
 185         /* init DDR3 reset signal */
 186         setbits_be32(&pgpio->gpdir, 0x00200000);
 187         setbits_be32(&pgpio->gpodr, 0x00200000);
 188         clrbits_be32(&pgpio->gpdat, 0x00200000);
 189         udelay(1000);
 190         setbits_be32(&pgpio->gpdat, 0x00200000);
 191         udelay(1000);
 192         clrbits_be32(&pgpio->gpdir, 0x00200000);
 193 #endif
 194
 195 #ifdef CONFIG_VSC7385_ENET
 196         /* reset VSC7385 Switch */
 197         setbits_be32(&pgpio->gpdir, 0x00080000);
 198         setbits_be32(&pgpio->gpdat, 0x00080000);
 199 #endif
 200
 201 #ifdef CONFIG_SLIC
 202         /* reset SLIC */
 203         setbits_be32(&pgpio->gpdir, 0x00040000);
 204         setbits_be32(&pgpio->gpdat, 0x00040000);
 205 #endif
 206 #endif
 207 }
 208
 209 int board_early_init_f(void)
 210 {
 211         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 212
 213         setbits_be32(&gur->pmuxcr,
 214                         (MPC85xx_PMUXCR_SDHC_CD | MPC85xx_PMUXCR_SDHC_WP));
 215         clrbits_be32(&gur->sdhcdcr, SDHCDCR_CD_INV);
 216
 217         clrbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_SD_DATA);
 218         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_TDM_ENA);
 219
 220         board_gpio_init();
 221         board_cpld_init();
 222
 223         return 0;
 224 }
 225
 226 int checkboard(void)
 227 {
 228         struct cpld_data *cpld_data = (void *)(CONFIG_SYS_CPLD_BASE);
 229         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 230         u8 in, out, io_config, val;
 231         int bus_num = CONFIG_SYS_SPD_BUS_NUM;
 232
 233         printf("Board: %s CPLD: V%d.%d PCBA: V%d.0\n", CONFIG_BOARDNAME,
 234                 in_8(&cpld_data->cpld_rev_major) & 0x0F,
 235                 in_8(&cpld_data->cpld_rev_minor) & 0x0F,
 236                 in_8(&cpld_data->pcba_rev) & 0x0F);
 237
 238         /* Initialize i2c early for rom_loc and flash bank information */
 239         #if defined(CONFIG_DM_I2C)
 240         struct udevice *dev;
 241         int ret;
 242
 243         ret = i2c_get_chip_for_busnum(bus_num, CONFIG_SYS_I2C_PCA9557_ADDR,
 244                                       1, &dev);
 245         if (ret) {
 246                 printf("%s: Cannot find udev for a bus %d\n", __func__,
 247                        bus_num);
 248                 return -ENXIO;
 249         }
 250
 251         if (dm_i2c_read(dev, 0, &in, 1) < 0 ||
 252             dm_i2c_read(dev, 1, &out, 1) < 0 ||
 253             dm_i2c_read(dev, 3, &io_config, 1) < 0) {
 254                 printf("Error reading i2c boot information!\n");
 255                 return 0; /* Don't want to hang() on this error */
 256         }
 257         #else /* Non DM I2C support - will be removed */
 258         i2c_set_bus_num(bus_num);
 259
 260         if (i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 0, 1, &in, 1) < 0 ||
 261             i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 1, 1, &out, 1) < 0 ||
 262             i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 3, 1, &io_config, 1) < 0) {
 263                 printf("Error reading i2c boot information!\n");
 264                 return 0; /* Don't want to hang() on this error */
 265         }
 266         #endif
 267
 268         val = (in & io_config) | (out & (~io_config));
 269
 270         puts("rom_loc: ");
 271         if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_SD) {
 272                 puts("sd");
 273 #ifdef __SW_BOOT_SPI
 274         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_SPI) {
 275                 puts("spi");
 276 #endif
 277 #ifdef __SW_BOOT_NAND
 278         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_NAND) {
 279                 puts("nand");
 280 #endif
 281 #ifdef __SW_BOOT_PCIE
 282         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_PCIE) {
 283                 puts("pcie");
 284 #endif
 285         } else {
 286                 if (val & 0x2)
 287                         puts("nor lower bank");
 288                 else
 289                         puts("nor upper bank");
 290         }
 291         puts("\n");
 292
 293         if (val & 0x1) {
 294                 setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_SD_DATA);
 295                 puts("SD/MMC : 8-bit Mode\n");
 296                 puts("eSPI : Disabled\n");
 297         } else {
 298                 puts("SD/MMC : 4-bit Mode\n");
 299                 puts("eSPI : Enabled\n");
 300         }
 301
 302         return 0;
 303 }
 304
 305 #if defined(CONFIG_PCI) && !defined(CONFIG_DM_PCI)
 306 void pci_init_board(void)
 307 {
 308         fsl_pcie_init_board(0);
 309 }
 310 #endif
 311
 312 int board_early_init_r(void)
 313 {
 314         const unsigned int flashbase = CONFIG_SYS_FLASH_BASE;
 315         int flash_esel = find_tlb_idx((void *)flashbase, 1);
 316
 317         /*
 318          * Remap Boot flash region to caching-inhibited
 319          * so that flash can be erased properly.
 320          */
 321
 322         /* Flush d-cache and invalidate i-cache of any FLASH data */
 323         flush_dcache();
 324         invalidate_icache();
 325
 326         if (flash_esel == -1) {
 327                 /* very unlikely unless something is messed up */
 328                 puts("Error: Could not find TLB for FLASH BASE\n");
 329                 flash_esel = 2; /* give our best effort to continue */
 330         } else {
 331                 /* invalidate existing TLB entry for flash */
 332                 disable_tlb(flash_esel);
 333         }
 334
 335         set_tlb(1, flashbase, CONFIG_SYS_FLASH_BASE_PHYS, /* tlb, epn, rpn */
 336                 MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G,/* perms, wimge */
 337                 0, flash_esel, BOOKE_PAGESZ_64M, 1);/* ts, esel, tsize, iprot */
 338         return 0;
 339 }
 340
 341 int board_eth_init(bd_t *bis)
 342 {
 343         struct fsl_pq_mdio_info mdio_info;
 344         struct tsec_info_struct tsec_info[4];
 345         ccsr_gur_t *gur __attribute__((unused)) =
 346                 (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 347         int num = 0;
 348 #ifdef CONFIG_VSC7385_ENET
 349         char *tmp;
 350         unsigned int vscfw_addr;
 351 #endif
 352
 353 #ifdef CONFIG_TSEC1
 354         SET_STD_TSEC_INFO(tsec_info[num], 1);
 355         num++;
 356 #endif
 357 #ifdef CONFIG_TSEC2
 358         SET_STD_TSEC_INFO(tsec_info[num], 2);
 359         if (is_serdes_configured(SGMII_TSEC2)) {
 360                 printf("eTSEC2 is in sgmii mode.\n");
 361                 tsec_info[num].flags |= TSEC_SGMII;
 362         }
 363         num++;
 364 #endif
 365 #ifdef CONFIG_TSEC3
 366         SET_STD_TSEC_INFO(tsec_info[num], 3);
 367         num++;
 368 #endif
 369
 370         if (!num) {
 371                 printf("No TSECs initialized\n");
 372                 return 0;
 373         }
 374
 375 #ifdef CONFIG_VSC7385_ENET
 376         /* If a VSC7385 microcode image is present, then upload it. */
 377         tmp = env_get("vscfw_addr");
 378         if (tmp) {
 379                 vscfw_addr = simple_strtoul(tmp, NULL, 16);
 380                 printf("uploading VSC7385 microcode from %x\n", vscfw_addr);
 381                 if (vsc7385_upload_firmware((void *) vscfw_addr,
 382                                         CONFIG_VSC7385_IMAGE_SIZE))
 383                         puts("Failure uploading VSC7385 microcode.\n");
 384         } else
 385                 puts("No address specified for VSC7385 microcode.\n");
 386 #endif
 387
 388         mdio_info.regs = TSEC_GET_MDIO_REGS_BASE(1);
 389         mdio_info.name = DEFAULT_MII_NAME;
 390
 391         fsl_pq_mdio_init(bis, &mdio_info);
 392
 393         tsec_eth_init(bis, tsec_info, num);
 394
 395 #if defined(CONFIG_UEC_ETH)
 396         /*  QE0 and QE3 need to be exposed for UCC1 and UCC5 Eth mode */
 397         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_QE0);
 398         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_QE3);
 399
 400         uec_standard_init(bis);
 401 #endif
 402
 403         return pci_eth_init(bis);
 404 }
 405
 406 #if defined(CONFIG_QE) && \
 407         (defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB))
 408 static void fdt_board_fixup_qe_pins(void *blob)
 409 {
 410         unsigned int oldbus;
 411         u8 val8;
 412         int node;
 413         fsl_lbc_t *lbc = LBC_BASE_ADDR;
 414
 415         if (hwconfig("qe")) {
 416                 /* For QE and eLBC pins multiplexing,
 417                  * there is a PCA9555 device on P1025RDB.
 418                  * It control the multiplex pins' functions,
 419                  * and setting the PCA9555 can switch the
 420                  * function between QE and eLBC.
 421                  */
 422                 oldbus = i2c_get_bus_num();
 423                 i2c_set_bus_num(0);
 424                 if (hwconfig("tdm"))
 425                         val8 = PCA_IOPORT_QE_TDM_ENABLE;
 426                 else
 427                         val8 = PCA_IOPORT_QE_PIN_ENABLE;
 428                 i2c_write(PCA_IOPORT_I2C_ADDR, PCA_IOPORT_CFG_CMD,
 429                                 1, &val8, 1);
 430                 i2c_write(PCA_IOPORT_I2C_ADDR, PCA_IOPORT_OUTPUT_CMD,
 431                                 1, &val8, 1);
 432                 i2c_set_bus_num(oldbus);
 433                 /* if run QE TDM, Set ABSWP to implement
 434                  * conversion of addresses in the eLBC.
 435                  */
 436                 if (hwconfig("tdm")) {
 437                         set_lbc_or(2, CONFIG_PMC_OR_PRELIM);
 438                         set_lbc_br(2, CONFIG_PMC_BR_PRELIM);
 439                         setbits_be32(&lbc->lbcr, CONFIG_SYS_LBC_LBCR);
 440                 }
 441         } else {
 442                 node = fdt_path_offset(blob, "/qe");
 443                 if (node >= 0)
 444                         fdt_del_node(blob, node);
 445         }
 446
 447         return;
 448 }
 449 #endif
 450
 451 #ifdef CONFIG_OF_BOARD_SETUP
 452 int ft_board_setup(void *blob, bd_t *bd)
 453 {
 454         phys_addr_t base;
 455         phys_size_t size;
 456 #if defined(CONFIG_TARGET_P1020RDB_PD) || defined(CONFIG_TARGET_P1020RDB_PC)
 457         const char *soc_usb_compat = "fsl-usb2-dr";
 458         int usb_err, usb1_off, usb2_off;
 459 #endif
 460 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 461         int err;
 462 #endif
 463
 464         ft_cpu_setup(blob, bd);
 465
 466         base = env_get_bootm_low();
 467         size = env_get_bootm_size();
 468
 469         fdt_fixup_memory(blob, (u64)base, (u64)size);
 470
 471 #if !defined(CONFIG_DM_PCI)
 472         FT_FSL_PCI_SETUP;
 473 #endif
 474
 475 #ifdef CONFIG_QE
 476         do_fixup_by_compat(blob, "fsl,qe", "status", "okay",
 477                         sizeof("okay"), 0);
 478 #if defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB)
 479         fdt_board_fixup_qe_pins(blob);
 480 #endif
 481 #endif
 482
 483 #if defined(CONFIG_HAS_FSL_DR_USB)
 484         fsl_fdt_fixup_dr_usb(blob, bd);
 485 #endif
 486
 487 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 488         /* Delete eLBC node as it is muxed with USB2 controller */
 489         if (hwconfig("usb2")) {
 490                 const char *soc_elbc_compat = "fsl,p1020-elbc";
 491                 int off = fdt_node_offset_by_compatible(blob, -1,
 492                                 soc_elbc_compat);
 493                 if (off < 0) {
 494                         printf("WARNING: could not find compatible node %s\n",
 495                                soc_elbc_compat);
 496                         return off;
 497                 }
 498                 err = fdt_del_node(blob, off);
 499                 if (err < 0) {
 500                         printf("WARNING: could not remove %s\n",
 501                                soc_elbc_compat);
 502                         return err;
 503                 }
 504                 return 0;
 505         }
 506 #endif
 507
 508 #if defined(CONFIG_TARGET_P1020RDB_PD) || defined(CONFIG_TARGET_P1020RDB_PC)
 509 /* Delete USB2 node as it is muxed with eLBC */
 510         usb1_off = fdt_node_offset_by_compatible(blob, -1,
 511                 soc_usb_compat);
 512         if (usb1_off < 0) {
 513                 printf("WARNING: could not find compatible node %s\n",
 514                        soc_usb_compat);
 515                 return usb1_off;
 516         }
 517         usb2_off = fdt_node_offset_by_compatible(blob, usb1_off,
 518                         soc_usb_compat);
 519         if (usb2_off < 0) {
 520                 printf("WARNING: could not find compatible node %s\n",
 521                        soc_usb_compat);
 522                 return usb2_off;
 523         }
 524         usb_err = fdt_del_node(blob, usb2_off);
 525         if (usb_err < 0) {
 526                 printf("WARNING: could not remove %s\n", soc_usb_compat);
 527                 return usb_err;
 528         }
 529 #endif
 530
 531         return 0;
 532 }
 533 #endif