board/freescale/p1_p2_rdb_pc/p1_p2_rdb_pc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2010-2011, 2013 Freescale Semiconductor, Inc.
   4  */
   5
   6 #include <common.h>
   7 #include <command.h>
   8 #include <env.h>
   9 #include <hang.h>
  10 #include <hwconfig.h>
  11 #include <init.h>
  12 #include <pci.h>
  13 #include <i2c.h>
  14 #include <asm/processor.h>
  15 #include <asm/mmu.h>
  16 #include <asm/cache.h>
  17 #include <asm/immap_85xx.h>
  18 #include <asm/fsl_pci.h>
  19 #include <fsl_ddr_sdram.h>
  20 #include <asm/io.h>
  21 #include <asm/fsl_law.h>
  22 #include <asm/fsl_lbc.h>
  23 #include <asm/mp.h>
  24 #include <miiphy.h>
  25 #include <linux/libfdt.h>
  26 #include <fdt_support.h>
  27 #include <fsl_mdio.h>
  28 #include <tsec.h>
  29 #include <vsc7385.h>
  30 #include <ioports.h>
  31 #include <asm/fsl_serdes.h>
  32 #include <netdev.h>
  33
  34 #ifdef CONFIG_QE
  35
  36 #define GPIO_GETH_SW_PORT       1
  37 #define GPIO_GETH_SW_PIN        29
  38 #define GPIO_GETH_SW_DATA       (1 << (31 - GPIO_GETH_SW_PIN))
  39
  40 #define GPIO_SLIC_PORT          1
  41 #define GPIO_SLIC_PIN           30
  42 #define GPIO_SLIC_DATA          (1 << (31 - GPIO_SLIC_PIN))
  43
  44 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
  45 #define GPIO_DDR_RST_PORT       1
  46 #define GPIO_DDR_RST_PIN        8
  47 #define GPIO_DDR_RST_DATA       (1 << (31 - GPIO_DDR_RST_PIN))
  48
  49 #define GPIO_2BIT_MASK          (0x3 << (32 - (GPIO_DDR_RST_PIN + 1) * 2))
  50 #endif
  51
  52 #if defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB)
  53 #define PCA_IOPORT_I2C_ADDR             0x23
  54 #define PCA_IOPORT_OUTPUT_CMD           0x2
  55 #define PCA_IOPORT_CFG_CMD              0x6
  56 #define PCA_IOPORT_QE_PIN_ENABLE        0xf8
  57 #define PCA_IOPORT_QE_TDM_ENABLE        0xf6
  58 #endif
  59
  60 const qe_iop_conf_t qe_iop_conf_tab[] = {
  61         /* GPIO */
  62         {1,   1, 2, 0, 0}, /* GPIO7/PB1   - LOAD_DEFAULT_N */
  63 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
  64         {1,   8, 1, 1, 0}, /* GPIO10/PB8  - DDR_RST */
  65 #endif
  66         {0,  15, 1, 0, 0}, /* GPIO11/A15  - WDI */
  67         {GPIO_GETH_SW_PORT, GPIO_GETH_SW_PIN, 1, 0, 0}, /* RST_GETH_SW_N */
  68         {GPIO_SLIC_PORT, GPIO_SLIC_PIN, 1, 0, 0},       /* RST_SLIC_N */
  69
  70 #ifdef CONFIG_TARGET_P1025RDB
  71         /* QE_MUX_MDC */
  72         {1,  19, 1, 0, 1}, /* QE_MUX_MDC               */
  73
  74         /* QE_MUX_MDIO */
  75         {1,  20, 3, 0, 1}, /* QE_MUX_MDIO              */
  76
  77         /* UCC_1_MII */
  78         {0, 23, 2, 0, 2}, /* CLK12 */
  79         {0, 24, 2, 0, 1}, /* CLK9 */
  80         {0,  7, 1, 0, 2}, /* ENET1_TXD0_SER1_TXD0      */
  81         {0,  9, 1, 0, 2}, /* ENET1_TXD1_SER1_TXD1      */
  82         {0, 11, 1, 0, 2}, /* ENET1_TXD2_SER1_TXD2      */
  83         {0, 12, 1, 0, 2}, /* ENET1_TXD3_SER1_TXD3      */
  84         {0,  6, 2, 0, 2}, /* ENET1_RXD0_SER1_RXD0      */
  85         {0, 10, 2, 0, 2}, /* ENET1_RXD1_SER1_RXD1      */
  86         {0, 14, 2, 0, 2}, /* ENET1_RXD2_SER1_RXD2      */
  87         {0, 15, 2, 0, 2}, /* ENET1_RXD3_SER1_RXD3      */
  88         {0,  5, 1, 0, 2}, /* ENET1_TX_EN_SER1_RTS_B    */
  89         {0, 13, 1, 0, 2}, /* ENET1_TX_ER               */
  90         {0,  4, 2, 0, 2}, /* ENET1_RX_DV_SER1_CTS_B    */
  91         {0,  8, 2, 0, 2}, /* ENET1_RX_ER_SER1_CD_B    */
  92         {0, 17, 2, 0, 2}, /* ENET1_CRS    */
  93         {0, 16, 2, 0, 2}, /* ENET1_COL    */
  94
  95         /* UCC_5_RMII */
  96         {1, 11, 2, 0, 1}, /* CLK13 */
  97         {1, 7,  1, 0, 2}, /* ENET5_TXD0_SER5_TXD0      */
  98         {1, 10, 1, 0, 2}, /* ENET5_TXD1_SER5_TXD1      */
  99         {1, 6, 2, 0, 2}, /* ENET5_RXD0_SER5_RXD0      */
 100         {1, 9, 2, 0, 2}, /* ENET5_RXD1_SER5_RXD1      */
 101         {1, 5, 1, 0, 2}, /* ENET5_TX_EN_SER5_RTS_B    */
 102         {1, 4, 2, 0, 2}, /* ENET5_RX_DV_SER5_CTS_B    */
 103         {1, 8, 2, 0, 2}, /* ENET5_RX_ER_SER5_CD_B    */
 104 #endif
 105
 106         {0,  0, 0, 0, QE_IOP_TAB_END} /* END of table */
 107 };
 108 #endif
 109
 110 struct cpld_data {
 111         u8 cpld_rev_major;
 112         u8 pcba_rev;
 113         u8 wd_cfg;
 114         u8 rst_bps_sw;
 115         u8 load_default_n;
 116         u8 rst_bps_wd;
 117         u8 bypass_enable;
 118         u8 bps_led;
 119         u8 status_led;                  /* offset: 0x8 */
 120         u8 fxo_led;                     /* offset: 0x9 */
 121         u8 fxs_led;                     /* offset: 0xa */
 122         u8 rev4[2];
 123         u8 system_rst;                  /* offset: 0xd */
 124         u8 bps_out;
 125         u8 rev5[3];
 126         u8 cpld_rev_minor;
 127 };
 128
 129 #define CPLD_WD_CFG     0x03
 130 #define CPLD_RST_BSW    0x00
 131 #define CPLD_RST_BWD    0x00
 132 #define CPLD_BYPASS_EN  0x03
 133 #define CPLD_STATUS_LED 0x01
 134 #define CPLD_FXO_LED    0x01
 135 #define CPLD_FXS_LED    0x0F
 136 #define CPLD_SYS_RST    0x00
 137
 138 void board_cpld_init(void)
 139 {
 140         struct cpld_data *cpld_data = (void *)(CONFIG_SYS_CPLD_BASE);
 141
 142         out_8(&cpld_data->wd_cfg, CPLD_WD_CFG);
 143         out_8(&cpld_data->status_led, CPLD_STATUS_LED);
 144         out_8(&cpld_data->fxo_led, CPLD_FXO_LED);
 145         out_8(&cpld_data->fxs_led, CPLD_FXS_LED);
 146         out_8(&cpld_data->system_rst, CPLD_SYS_RST);
 147 }
 148
 149 void board_gpio_init(void)
 150 {
 151 #ifdef CONFIG_QE
 152         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 153         par_io_t *par_io = (par_io_t *) &(gur->qe_par_io);
 154
 155 #if defined(CONFIG_TARGET_P1021RDB) && !defined(CONFIG_SYS_RAMBOOT)
 156         /* reset DDR3 */
 157         setbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 158         udelay(1000);
 159         clrbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 160         udelay(1000);
 161         setbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdat, GPIO_DDR_RST_DATA);
 162         /* disable CE_PB8 */
 163         clrbits_be32(&par_io[GPIO_DDR_RST_PORT].cpdir1, GPIO_2BIT_MASK);
 164 #endif
 165         /* Enable VSC7385 switch */
 166         setbits_be32(&par_io[GPIO_GETH_SW_PORT].cpdat, GPIO_GETH_SW_DATA);
 167
 168         /* Enable SLIC */
 169         setbits_be32(&par_io[GPIO_SLIC_PORT].cpdat, GPIO_SLIC_DATA);
 170 #else
 171
 172         ccsr_gpio_t *pgpio = (void *)(CONFIG_SYS_MPC85xx_GPIO_ADDR);
 173
 174         /*
 175          * GPIO10 DDR Reset, open drain
 176          * GPIO7  LOAD_DEFAULT_N          Input
 177          * GPIO11  WDI (watchdog input)
 178          * GPIO12  Ethernet Switch Reset
 179          * GPIO13  SLIC Reset
 180          */
 181
 182         setbits_be32(&pgpio->gpdir, 0x02130000);
 183 #if !defined(CONFIG_SYS_RAMBOOT) && !defined(CONFIG_SPL)
 184         /* init DDR3 reset signal */
 185         setbits_be32(&pgpio->gpdir, 0x00200000);
 186         setbits_be32(&pgpio->gpodr, 0x00200000);
 187         clrbits_be32(&pgpio->gpdat, 0x00200000);
 188         udelay(1000);
 189         setbits_be32(&pgpio->gpdat, 0x00200000);
 190         udelay(1000);
 191         clrbits_be32(&pgpio->gpdir, 0x00200000);
 192 #endif
 193
 194 #ifdef CONFIG_VSC7385_ENET
 195         /* reset VSC7385 Switch */
 196         setbits_be32(&pgpio->gpdir, 0x00080000);
 197         setbits_be32(&pgpio->gpdat, 0x00080000);
 198 #endif
 199
 200 #ifdef CONFIG_SLIC
 201         /* reset SLIC */
 202         setbits_be32(&pgpio->gpdir, 0x00040000);
 203         setbits_be32(&pgpio->gpdat, 0x00040000);
 204 #endif
 205 #endif
 206 }
 207
 208 int board_early_init_f(void)
 209 {
 210         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 211
 212         setbits_be32(&gur->pmuxcr,
 213                         (MPC85xx_PMUXCR_SDHC_CD | MPC85xx_PMUXCR_SDHC_WP));
 214         clrbits_be32(&gur->sdhcdcr, SDHCDCR_CD_INV);
 215
 216         clrbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_SD_DATA);
 217         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_TDM_ENA);
 218
 219         board_gpio_init();
 220         board_cpld_init();
 221
 222         return 0;
 223 }
 224
 225 int checkboard(void)
 226 {
 227         struct cpld_data *cpld_data = (void *)(CONFIG_SYS_CPLD_BASE);
 228         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 229         u8 in, out, io_config, val;
 230
 231         printf("Board: %s CPLD: V%d.%d PCBA: V%d.0\n", CONFIG_BOARDNAME,
 232                 in_8(&cpld_data->cpld_rev_major) & 0x0F,
 233                 in_8(&cpld_data->cpld_rev_minor) & 0x0F,
 234                 in_8(&cpld_data->pcba_rev) & 0x0F);
 235
 236         /* Initialize i2c early for rom_loc and flash bank information */
 237         i2c_set_bus_num(CONFIG_SYS_SPD_BUS_NUM);
 238
 239         if (i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 0, 1, &in, 1) < 0 ||
 240             i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 1, 1, &out, 1) < 0 ||
 241             i2c_read(CONFIG_SYS_I2C_PCA9557_ADDR, 3, 1, &io_config, 1) < 0) {
 242                 printf("Error reading i2c boot information!\n");
 243                 return 0; /* Don't want to hang() on this error */
 244         }
 245
 246         val = (in & io_config) | (out & (~io_config));
 247
 248         puts("rom_loc: ");
 249         if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_SD) {
 250                 puts("sd");
 251 #ifdef __SW_BOOT_SPI
 252         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_SPI) {
 253                 puts("spi");
 254 #endif
 255 #ifdef __SW_BOOT_NAND
 256         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_NAND) {
 257                 puts("nand");
 258 #endif
 259 #ifdef __SW_BOOT_PCIE
 260         } else if ((val & (~__SW_BOOT_MASK)) == __SW_BOOT_PCIE) {
 261                 puts("pcie");
 262 #endif
 263         } else {
 264                 if (val & 0x2)
 265                         puts("nor lower bank");
 266                 else
 267                         puts("nor upper bank");
 268         }
 269         puts("\n");
 270
 271         if (val & 0x1) {
 272                 setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_SD_DATA);
 273                 puts("SD/MMC : 8-bit Mode\n");
 274                 puts("eSPI : Disabled\n");
 275         } else {
 276                 puts("SD/MMC : 4-bit Mode\n");
 277                 puts("eSPI : Enabled\n");
 278         }
 279
 280         return 0;
 281 }
 282
 283 #if defined(CONFIG_PCI) && !defined(CONFIG_DM_PCI)
 284 void pci_init_board(void)
 285 {
 286         fsl_pcie_init_board(0);
 287 }
 288 #endif
 289
 290 int board_early_init_r(void)
 291 {
 292         const unsigned int flashbase = CONFIG_SYS_FLASH_BASE;
 293         int flash_esel = find_tlb_idx((void *)flashbase, 1);
 294
 295         /*
 296          * Remap Boot flash region to caching-inhibited
 297          * so that flash can be erased properly.
 298          */
 299
 300         /* Flush d-cache and invalidate i-cache of any FLASH data */
 301         flush_dcache();
 302         invalidate_icache();
 303
 304         if (flash_esel == -1) {
 305                 /* very unlikely unless something is messed up */
 306                 puts("Error: Could not find TLB for FLASH BASE\n");
 307                 flash_esel = 2; /* give our best effort to continue */
 308         } else {
 309                 /* invalidate existing TLB entry for flash */
 310                 disable_tlb(flash_esel);
 311         }
 312
 313         set_tlb(1, flashbase, CONFIG_SYS_FLASH_BASE_PHYS, /* tlb, epn, rpn */
 314                 MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G,/* perms, wimge */
 315                 0, flash_esel, BOOKE_PAGESZ_64M, 1);/* ts, esel, tsize, iprot */
 316         return 0;
 317 }
 318
 319 int board_eth_init(bd_t *bis)
 320 {
 321         struct fsl_pq_mdio_info mdio_info;
 322         struct tsec_info_struct tsec_info[4];
 323         ccsr_gur_t *gur __attribute__((unused)) =
 324                 (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 325         int num = 0;
 326 #ifdef CONFIG_VSC7385_ENET
 327         char *tmp;
 328         unsigned int vscfw_addr;
 329 #endif
 330
 331 #ifdef CONFIG_TSEC1
 332         SET_STD_TSEC_INFO(tsec_info[num], 1);
 333         num++;
 334 #endif
 335 #ifdef CONFIG_TSEC2
 336         SET_STD_TSEC_INFO(tsec_info[num], 2);
 337         if (is_serdes_configured(SGMII_TSEC2)) {
 338                 printf("eTSEC2 is in sgmii mode.\n");
 339                 tsec_info[num].flags |= TSEC_SGMII;
 340         }
 341         num++;
 342 #endif
 343 #ifdef CONFIG_TSEC3
 344         SET_STD_TSEC_INFO(tsec_info[num], 3);
 345         num++;
 346 #endif
 347
 348         if (!num) {
 349                 printf("No TSECs initialized\n");
 350                 return 0;
 351         }
 352
 353 #ifdef CONFIG_VSC7385_ENET
 354         /* If a VSC7385 microcode image is present, then upload it. */
 355         tmp = env_get("vscfw_addr");
 356         if (tmp) {
 357                 vscfw_addr = simple_strtoul(tmp, NULL, 16);
 358                 printf("uploading VSC7385 microcode from %x\n", vscfw_addr);
 359                 if (vsc7385_upload_firmware((void *) vscfw_addr,
 360                                         CONFIG_VSC7385_IMAGE_SIZE))
 361                         puts("Failure uploading VSC7385 microcode.\n");
 362         } else
 363                 puts("No address specified for VSC7385 microcode.\n");
 364 #endif
 365
 366         mdio_info.regs = TSEC_GET_MDIO_REGS_BASE(1);
 367         mdio_info.name = DEFAULT_MII_NAME;
 368
 369         fsl_pq_mdio_init(bis, &mdio_info);
 370
 371         tsec_eth_init(bis, tsec_info, num);
 372
 373 #if defined(CONFIG_UEC_ETH)
 374         /*  QE0 and QE3 need to be exposed for UCC1 and UCC5 Eth mode */
 375         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_QE0);
 376         setbits_be32(&gur->pmuxcr, MPC85xx_PMUXCR_QE3);
 377
 378         uec_standard_init(bis);
 379 #endif
 380
 381         return pci_eth_init(bis);
 382 }
 383
 384 #if defined(CONFIG_QE) && \
 385         (defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB))
 386 static void fdt_board_fixup_qe_pins(void *blob)
 387 {
 388         unsigned int oldbus;
 389         u8 val8;
 390         int node;
 391         fsl_lbc_t *lbc = LBC_BASE_ADDR;
 392
 393         if (hwconfig("qe")) {
 394                 /* For QE and eLBC pins multiplexing,
 395                  * there is a PCA9555 device on P1025RDB.
 396                  * It control the multiplex pins' functions,
 397                  * and setting the PCA9555 can switch the
 398                  * function between QE and eLBC.
 399                  */
 400                 oldbus = i2c_get_bus_num();
 401                 i2c_set_bus_num(0);
 402                 if (hwconfig("tdm"))
 403                         val8 = PCA_IOPORT_QE_TDM_ENABLE;
 404                 else
 405                         val8 = PCA_IOPORT_QE_PIN_ENABLE;
 406                 i2c_write(PCA_IOPORT_I2C_ADDR, PCA_IOPORT_CFG_CMD,
 407                                 1, &val8, 1);
 408                 i2c_write(PCA_IOPORT_I2C_ADDR, PCA_IOPORT_OUTPUT_CMD,
 409                                 1, &val8, 1);
 410                 i2c_set_bus_num(oldbus);
 411                 /* if run QE TDM, Set ABSWP to implement
 412                  * conversion of addresses in the eLBC.
 413                  */
 414                 if (hwconfig("tdm")) {
 415                         set_lbc_or(2, CONFIG_PMC_OR_PRELIM);
 416                         set_lbc_br(2, CONFIG_PMC_BR_PRELIM);
 417                         setbits_be32(&lbc->lbcr, CONFIG_SYS_LBC_LBCR);
 418                 }
 419         } else {
 420                 node = fdt_path_offset(blob, "/qe");
 421                 if (node >= 0)
 422                         fdt_del_node(blob, node);
 423         }
 424
 425         return;
 426 }
 427 #endif
 428
 429 #ifdef CONFIG_OF_BOARD_SETUP
 430 int ft_board_setup(void *blob, bd_t *bd)
 431 {
 432         phys_addr_t base;
 433         phys_size_t size;
 434 #if defined(CONFIG_TARGET_P1020RDB_PD) || defined(CONFIG_TARGET_P1020RDB_PC)
 435         const char *soc_usb_compat = "fsl-usb2-dr";
 436         int usb_err, usb1_off, usb2_off;
 437 #endif
 438 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 439         int err;
 440 #endif
 441
 442         ft_cpu_setup(blob, bd);
 443
 444         base = env_get_bootm_low();
 445         size = env_get_bootm_size();
 446
 447         fdt_fixup_memory(blob, (u64)base, (u64)size);
 448
 449 #if !defined(CONFIG_DM_PCI)
 450         FT_FSL_PCI_SETUP;
 451 #endif
 452
 453 #ifdef CONFIG_QE
 454         do_fixup_by_compat(blob, "fsl,qe", "status", "okay",
 455                         sizeof("okay"), 0);
 456 #if defined(CONFIG_TARGET_P1025RDB) || defined(CONFIG_TARGET_P1021RDB)
 457         fdt_board_fixup_qe_pins(blob);
 458 #endif
 459 #endif
 460
 461 #if defined(CONFIG_HAS_FSL_DR_USB)
 462         fsl_fdt_fixup_dr_usb(blob, bd);
 463 #endif
 464
 465 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 466         /* Delete eLBC node as it is muxed with USB2 controller */
 467         if (hwconfig("usb2")) {
 468                 const char *soc_elbc_compat = "fsl,p1020-elbc";
 469                 int off = fdt_node_offset_by_compatible(blob, -1,
 470                                 soc_elbc_compat);
 471                 if (off < 0) {
 472                         printf("WARNING: could not find compatible node %s\n",
 473                                soc_elbc_compat);
 474                         return off;
 475                 }
 476                 err = fdt_del_node(blob, off);
 477                 if (err < 0) {
 478                         printf("WARNING: could not remove %s\n",
 479                                soc_elbc_compat);
 480                         return err;
 481                 }
 482                 return 0;
 483         }
 484 #endif
 485
 486 #if defined(CONFIG_TARGET_P1020RDB_PD) || defined(CONFIG_TARGET_P1020RDB_PC)
 487 /* Delete USB2 node as it is muxed with eLBC */
 488         usb1_off = fdt_node_offset_by_compatible(blob, -1,
 489                 soc_usb_compat);
 490         if (usb1_off < 0) {
 491                 printf("WARNING: could not find compatible node %s\n",
 492                        soc_usb_compat);
 493                 return usb1_off;
 494         }
 495         usb2_off = fdt_node_offset_by_compatible(blob, usb1_off,
 496                         soc_usb_compat);
 497         if (usb2_off < 0) {
 498                 printf("WARNING: could not find compatible node %s\n",
 499                        soc_usb_compat);
 500                 return usb2_off;
 501         }
 502         usb_err = fdt_del_node(blob, usb2_off);
 503         if (usb_err < 0) {
 504                 printf("WARNING: could not remove %s\n", soc_usb_compat);
 505                 return usb_err;
 506         }
 507 #endif
 508
 509         return 0;
 510 }
 511 #endif