board/freescale/ls1021aqds/ls1021aqds.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2014 Freescale Semiconductor, Inc.
   4  * Copyright 2019 NXP
   5  */
   6
   7 #include <common.h>
   8 #include <clock_legacy.h>
   9 #include <fdt_support.h>
  10 #include <i2c.h>
  11 #include <init.h>
  12 #include <log.h>
  13 #include <asm/io.h>
  14 #include <asm/arch/immap_ls102xa.h>
  15 #include <asm/arch/clock.h>
  16 #include <asm/arch/fsl_serdes.h>
  17 #include <asm/arch/ls102xa_soc.h>
  18 #include <asm/arch/ls102xa_devdis.h>
  19 #include <hwconfig.h>
  20 #include <mmc.h>
  21 #include <fsl_csu.h>
  22 #include <fsl_ifc.h>
  23 #include <fsl_sec.h>
  24 #include <spl.h>
  25 #include <fsl_devdis.h>
  26 #include <fsl_validate.h>
  27 #include <fsl_ddr.h>
  28 #include "../common/i2c_mux.h"
  29 #include "../common/sleep.h"
  30 #include "../common/qixis.h"
  31 #include "ls1021aqds_qixis.h"
  32 #ifdef CONFIG_U_QE
  33 #include <fsl_qe.h>
  34 #endif
  35
  36 #define PIN_MUX_SEL_CAN         0x03
  37 #define PIN_MUX_SEL_IIC2        0xa0
  38 #define PIN_MUX_SEL_RGMII       0x00
  39 #define PIN_MUX_SEL_SAI         0x0c
  40 #define PIN_MUX_SEL_SDHC        0x00
  41
  42 #define SET_SDHC_MUX_SEL(reg, value)    ((reg & 0x0f) | value)
  43 #define SET_EC_MUX_SEL(reg, value)      ((reg & 0xf0) | value)
  44 enum {
  45         MUX_TYPE_CAN,
  46         MUX_TYPE_IIC2,
  47         MUX_TYPE_RGMII,
  48         MUX_TYPE_SAI,
  49         MUX_TYPE_SDHC,
  50         MUX_TYPE_SD_PCI4,
  51         MUX_TYPE_SD_PC_SA_SG_SG,
  52         MUX_TYPE_SD_PC_SA_PC_SG,
  53         MUX_TYPE_SD_PC_SG_SG,
  54 };
  55
  56 enum {
  57         GE0_CLK125,
  58         GE2_CLK125,
  59         GE1_CLK125,
  60 };
  61
  62 int checkboard(void)
  63 {
  64 #if !defined(CONFIG_QSPI_BOOT) && !defined(CONFIG_SD_BOOT_QSPI)
  65         char buf[64];
  66 #endif
  67 #if !defined(CONFIG_SD_BOOT) && !defined(CONFIG_QSPI_BOOT)
  68         u8 sw;
  69 #endif
  70
  71         puts("Board: LS1021AQDS\n");
  72
  73 #ifdef CONFIG_SD_BOOT
  74         puts("SD\n");
  75 #elif CONFIG_QSPI_BOOT
  76         puts("QSPI\n");
  77 #else
  78         sw = QIXIS_READ(brdcfg[0]);
  79         sw = (sw & QIXIS_LBMAP_MASK) >> QIXIS_LBMAP_SHIFT;
  80
  81         if (sw < 0x8)
  82                 printf("vBank: %d\n", sw);
  83         else if (sw == 0x8)
  84                 puts("PromJet\n");
  85         else if (sw == 0x9)
  86                 puts("NAND\n");
  87         else if (sw == 0x15)
  88                 printf("IFCCard\n");
  89         else
  90                 printf("invalid setting of SW%u\n", QIXIS_LBMAP_SWITCH);
  91 #endif
  92
  93 #if !defined(CONFIG_QSPI_BOOT) && !defined(CONFIG_SD_BOOT_QSPI)
  94         printf("Sys ID:0x%02x, Sys Ver: 0x%02x\n",
  95                QIXIS_READ(id), QIXIS_READ(arch));
  96
  97         printf("FPGA:  v%d (%s), build %d\n",
  98                (int)QIXIS_READ(scver), qixis_read_tag(buf),
  99                (int)qixis_read_minor());
 100 #endif
 101
 102         return 0;
 103 }
 104
 105 #ifdef CONFIG_DYNAMIC_SYS_CLK_FREQ
 106 unsigned long get_board_sys_clk(void)
 107 {
 108         u8 sysclk_conf = QIXIS_READ(brdcfg[1]);
 109
 110         switch (sysclk_conf & 0x0f) {
 111         case QIXIS_SYSCLK_64:
 112                 return 64000000;
 113         case QIXIS_SYSCLK_83:
 114                 return 83333333;
 115         case QIXIS_SYSCLK_100:
 116                 return 100000000;
 117         case QIXIS_SYSCLK_125:
 118                 return 125000000;
 119         case QIXIS_SYSCLK_133:
 120                 return 133333333;
 121         case QIXIS_SYSCLK_150:
 122                 return 150000000;
 123         case QIXIS_SYSCLK_160:
 124                 return 160000000;
 125         case QIXIS_SYSCLK_166:
 126                 return 166666666;
 127         }
 128         return 66666666;
 129 }
 130 #endif
 131
 132 #ifdef CONFIG_DYNAMIC_DDR_CLK_FREQ
 133 unsigned long get_board_ddr_clk(void)
 134 {
 135         u8 ddrclk_conf = QIXIS_READ(brdcfg[1]);
 136
 137         switch ((ddrclk_conf & 0x30) >> 4) {
 138         case QIXIS_DDRCLK_100:
 139                 return 100000000;
 140         case QIXIS_DDRCLK_125:
 141                 return 125000000;
 142         case QIXIS_DDRCLK_133:
 143                 return 133333333;
 144         }
 145         return 66666666;
 146 }
 147 #endif
 148
 149 int dram_init(void)
 150 {
 151         /*
 152          * When resuming from deep sleep, the I2C channel may not be
 153          * in the default channel. So, switch to the default channel
 154          * before accessing DDR SPD.
 155          *
 156          * PCA9547(0x77) mount on I2C1 bus
 157          */
 158         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT, 0);
 159         return fsl_initdram();
 160 }
 161
 162 int board_early_init_f(void)
 163 {
 164         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 165
 166 #ifdef CONFIG_TSEC_ENET
 167         /* clear BD & FR bits for BE BD's and frame data */
 168         clrbits_be32(&scfg->etsecdmamcr, SCFG_ETSECDMAMCR_LE_BD_FR);
 169 #endif
 170
 171 #ifdef CONFIG_FSL_IFC
 172         init_early_memctl_regs();
 173 #endif
 174
 175         arch_soc_init();
 176
 177 #if defined(CONFIG_DEEP_SLEEP)
 178         if (is_warm_boot())
 179                 fsl_dp_disable_console();
 180 #endif
 181
 182         return 0;
 183 }
 184
 185 #ifdef CONFIG_SPL_BUILD
 186 void board_init_f(ulong dummy)
 187 {
 188 #ifdef CONFIG_NAND_BOOT
 189         struct ccsr_gur __iomem *gur = (void *)CONFIG_SYS_FSL_GUTS_ADDR;
 190         u32 porsr1, pinctl;
 191
 192         /*
 193          * There is LS1 SoC issue where NOR, FPGA are inaccessible during
 194          * NAND boot because IFC signals > IFC_AD7 are not enabled.
 195          * This workaround changes RCW source to make all signals enabled.
 196          */
 197         porsr1 = in_be32(&gur->porsr1);
 198         pinctl = ((porsr1 & ~(DCFG_CCSR_PORSR1_RCW_MASK)) |
 199                  DCFG_CCSR_PORSR1_RCW_SRC_I2C);
 200         out_be32((unsigned int *)(CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_PORCR1),
 201                  pinctl);
 202 #endif
 203
 204         /* Clear the BSS */
 205         memset(__bss_start, 0, __bss_end - __bss_start);
 206
 207 #ifdef CONFIG_FSL_IFC
 208         init_early_memctl_regs();
 209 #endif
 210
 211         get_clocks();
 212
 213 #if defined(CONFIG_DEEP_SLEEP)
 214         if (is_warm_boot())
 215                 fsl_dp_disable_console();
 216 #endif
 217
 218         preloader_console_init();
 219
 220 #ifdef CONFIG_SPL_I2C
 221         i2c_init_all();
 222 #endif
 223
 224         timer_init();
 225         dram_init();
 226
 227         /* Allow OCRAM access permission as R/W */
 228 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 229         enable_layerscape_ns_access();
 230 #endif
 231
 232         board_init_r(NULL, 0);
 233 }
 234 #endif
 235
 236 void config_etseccm_source(int etsec_gtx_125_mux)
 237 {
 238         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 239
 240         switch (etsec_gtx_125_mux) {
 241         case GE0_CLK125:
 242                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE0_CLK125);
 243                 debug("etseccm set to GE0_CLK125\n");
 244                 break;
 245
 246         case GE2_CLK125:
 247                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE2_CLK125);
 248                 debug("etseccm set to GE2_CLK125\n");
 249                 break;
 250
 251         case GE1_CLK125:
 252                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE1_CLK125);
 253                 debug("etseccm set to GE1_CLK125\n");
 254                 break;
 255
 256         default:
 257                 printf("Error! trying to set etseccm to invalid value\n");
 258                 break;
 259         }
 260 }
 261
 262 int config_board_mux(int ctrl_type)
 263 {
 264         u8 reg12, reg14;
 265
 266         reg12 = QIXIS_READ(brdcfg[12]);
 267         reg14 = QIXIS_READ(brdcfg[14]);
 268
 269         switch (ctrl_type) {
 270         case MUX_TYPE_CAN:
 271                 config_etseccm_source(GE2_CLK125);
 272                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_CAN);
 273                 break;
 274         case MUX_TYPE_IIC2:
 275                 reg14 = SET_SDHC_MUX_SEL(reg14, PIN_MUX_SEL_IIC2);
 276                 break;
 277         case MUX_TYPE_RGMII:
 278                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_RGMII);
 279                 break;
 280         case MUX_TYPE_SAI:
 281                 config_etseccm_source(GE2_CLK125);
 282                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_SAI);
 283                 break;
 284         case MUX_TYPE_SDHC:
 285                 reg14 = SET_SDHC_MUX_SEL(reg14, PIN_MUX_SEL_SDHC);
 286                 break;
 287         case MUX_TYPE_SD_PCI4:
 288                 reg12 = 0x38;
 289                 break;
 290         case MUX_TYPE_SD_PC_SA_SG_SG:
 291                 reg12 = 0x01;
 292                 break;
 293         case MUX_TYPE_SD_PC_SA_PC_SG:
 294                 reg12 = 0x01;
 295                 break;
 296         case MUX_TYPE_SD_PC_SG_SG:
 297                 reg12 = 0x21;
 298                 break;
 299         default:
 300                 printf("Wrong mux interface type\n");
 301                 return -1;
 302         }
 303
 304         QIXIS_WRITE(brdcfg[12], reg12);
 305         QIXIS_WRITE(brdcfg[14], reg14);
 306
 307         return 0;
 308 }
 309
 310 int config_serdes_mux(void)
 311 {
 312         struct ccsr_gur *gur = (struct ccsr_gur *)CONFIG_SYS_FSL_GUTS_ADDR;
 313         u32 cfg;
 314
 315         cfg = in_be32(&gur->rcwsr[4]) & RCWSR4_SRDS1_PRTCL_MASK;
 316         cfg >>= RCWSR4_SRDS1_PRTCL_SHIFT;
 317
 318         switch (cfg) {
 319         case 0x0:
 320                 config_board_mux(MUX_TYPE_SD_PCI4);
 321                 break;
 322         case 0x30:
 323                 config_board_mux(MUX_TYPE_SD_PC_SA_SG_SG);
 324                 break;
 325         case 0x60:
 326                 config_board_mux(MUX_TYPE_SD_PC_SG_SG);
 327                 break;
 328         case 0x70:
 329                 config_board_mux(MUX_TYPE_SD_PC_SA_PC_SG);
 330                 break;
 331         default:
 332                 printf("SRDS1 prtcl:0x%x\n", cfg);
 333                 break;
 334         }
 335
 336         return 0;
 337 }
 338
 339 #ifdef CONFIG_BOARD_LATE_INIT
 340 int board_late_init(void)
 341 {
 342 #ifdef CONFIG_CHAIN_OF_TRUST
 343         fsl_setenv_chain_of_trust();
 344 #endif
 345
 346         return 0;
 347 }
 348 #endif
 349
 350 int misc_init_r(void)
 351 {
 352         int conflict_flag;
 353
 354         /* some signals can not enable simultaneous*/
 355         conflict_flag = 0;
 356         if (hwconfig("sdhc"))
 357                 conflict_flag++;
 358         if (hwconfig("iic2"))
 359                 conflict_flag++;
 360         if (conflict_flag > 1) {
 361                 printf("WARNING: pin conflict !\n");
 362                 return 0;
 363         }
 364
 365         conflict_flag = 0;
 366         if (hwconfig("rgmii"))
 367                 conflict_flag++;
 368         if (hwconfig("can"))
 369                 conflict_flag++;
 370         if (hwconfig("sai"))
 371                 conflict_flag++;
 372         if (conflict_flag > 1) {
 373                 printf("WARNING: pin conflict !\n");
 374                 return 0;
 375         }
 376
 377         if (hwconfig("can"))
 378                 config_board_mux(MUX_TYPE_CAN);
 379         else if (hwconfig("rgmii"))
 380                 config_board_mux(MUX_TYPE_RGMII);
 381         else if (hwconfig("sai"))
 382                 config_board_mux(MUX_TYPE_SAI);
 383
 384         if (hwconfig("iic2"))
 385                 config_board_mux(MUX_TYPE_IIC2);
 386         else if (hwconfig("sdhc"))
 387                 config_board_mux(MUX_TYPE_SDHC);
 388
 389 #ifdef CONFIG_FSL_DEVICE_DISABLE
 390         device_disable(devdis_tbl, ARRAY_SIZE(devdis_tbl));
 391 #endif
 392 #ifdef CONFIG_FSL_CAAM
 393         return sec_init();
 394 #endif
 395         return 0;
 396 }
 397
 398 int board_init(void)
 399 {
 400 #ifdef CONFIG_SYS_FSL_ERRATUM_A010315
 401         erratum_a010315();
 402 #endif
 403 #ifdef CONFIG_SYS_FSL_ERRATUM_A009942
 404         erratum_a009942_check_cpo();
 405 #endif
 406
 407         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT, 0);
 408
 409 #ifndef CONFIG_SYS_FSL_NO_SERDES
 410         fsl_serdes_init();
 411         config_serdes_mux();
 412 #endif
 413
 414         ls102xa_smmu_stream_id_init();
 415
 416 #ifdef CONFIG_U_QE
 417         u_qe_init();
 418 #endif
 419
 420         return 0;
 421 }
 422
 423 #if defined(CONFIG_DEEP_SLEEP)
 424 void board_sleep_prepare(void)
 425 {
 426 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 427         enable_layerscape_ns_access();
 428 #endif
 429 }
 430 #endif
 431
 432 int ft_board_setup(void *blob, struct bd_info *bd)
 433 {
 434         ft_cpu_setup(blob, bd);
 435
 436 #ifdef CONFIG_PCI
 437         ft_pci_setup(blob, bd);
 438 #endif
 439
 440         return 0;
 441 }
 442
 443 u8 flash_read8(void *addr)
 444 {
 445         return __raw_readb(addr + 1);
 446 }
 447
 448 void flash_write16(u16 val, void *addr)
 449 {
 450         u16 shftval = (((val >> 8) & 0xff) | ((val << 8) & 0xff00));
 451
 452         __raw_writew(shftval, addr);
 453 }
 454
 455 u16 flash_read16(void *addr)
 456 {
 457         u16 val = __raw_readw(addr);
 458
 459         return (((val) >> 8) & 0x00ff) | (((val) << 8) & 0xff00);
 460 }