board/freescale/ls1021aqds/ls1021aqds.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2014 Freescale Semiconductor, Inc.
   4  * Copyright 2019 NXP
   5  */
   6
   7 #include <common.h>
   8 #include <clock_legacy.h>
   9 #include <fdt_support.h>
  10 #include <i2c.h>
  11 #include <init.h>
  12 #include <log.h>
  13 #include <asm/io.h>
  14 #include <asm/arch/immap_ls102xa.h>
  15 #include <asm/arch/clock.h>
  16 #include <asm/arch/fsl_serdes.h>
  17 #include <asm/arch/ls102xa_soc.h>
  18 #include <asm/arch/ls102xa_devdis.h>
  19 #include <hwconfig.h>
  20 #include <mmc.h>
  21 #include <fsl_csu.h>
  22 #include <fsl_ifc.h>
  23 #include <fsl_sec.h>
  24 #include <spl.h>
  25 #include <fsl_devdis.h>
  26 #include <fsl_validate.h>
  27 #include <fsl_ddr.h>
  28 #include "../common/i2c_mux.h"
  29 #include "../common/sleep.h"
  30 #include "../common/qixis.h"
  31 #include "ls1021aqds_qixis.h"
  32 #ifdef CONFIG_U_QE
  33 #include <fsl_qe.h>
  34 #endif
  35
  36 #define PIN_MUX_SEL_CAN         0x03
  37 #define PIN_MUX_SEL_IIC2        0xa0
  38 #define PIN_MUX_SEL_RGMII       0x00
  39 #define PIN_MUX_SEL_SAI         0x0c
  40 #define PIN_MUX_SEL_SDHC        0x00
  41
  42 #define SET_SDHC_MUX_SEL(reg, value)    ((reg & 0x0f) | value)
  43 #define SET_EC_MUX_SEL(reg, value)      ((reg & 0xf0) | value)
  44 enum {
  45         MUX_TYPE_CAN,
  46         MUX_TYPE_IIC2,
  47         MUX_TYPE_RGMII,
  48         MUX_TYPE_SAI,
  49         MUX_TYPE_SDHC,
  50         MUX_TYPE_SD_PCI4,
  51         MUX_TYPE_SD_PC_SA_SG_SG,
  52         MUX_TYPE_SD_PC_SA_PC_SG,
  53         MUX_TYPE_SD_PC_SG_SG,
  54 };
  55
  56 enum {
  57         GE0_CLK125,
  58         GE2_CLK125,
  59         GE1_CLK125,
  60 };
  61
  62 int checkboard(void)
  63 {
  64 #if !defined(CONFIG_QSPI_BOOT) && !defined(CONFIG_SD_BOOT_QSPI)
  65         char buf[64];
  66 #endif
  67 #if !defined(CONFIG_SD_BOOT) && !defined(CONFIG_QSPI_BOOT)
  68         u8 sw;
  69 #endif
  70
  71         puts("Board: LS1021AQDS\n");
  72
  73 #ifdef CONFIG_SD_BOOT
  74         puts("SD\n");
  75 #elif CONFIG_QSPI_BOOT
  76         puts("QSPI\n");
  77 #else
  78         sw = QIXIS_READ(brdcfg[0]);
  79         sw = (sw & QIXIS_LBMAP_MASK) >> QIXIS_LBMAP_SHIFT;
  80
  81         if (sw < 0x8)
  82                 printf("vBank: %d\n", sw);
  83         else if (sw == 0x8)
  84                 puts("PromJet\n");
  85         else if (sw == 0x9)
  86                 puts("NAND\n");
  87         else if (sw == 0x15)
  88                 printf("IFCCard\n");
  89         else
  90                 printf("invalid setting of SW%u\n", QIXIS_LBMAP_SWITCH);
  91 #endif
  92
  93 #if !defined(CONFIG_QSPI_BOOT) && !defined(CONFIG_SD_BOOT_QSPI)
  94         printf("Sys ID:0x%02x, Sys Ver: 0x%02x\n",
  95                QIXIS_READ(id), QIXIS_READ(arch));
  96
  97         printf("FPGA:  v%d (%s), build %d\n",
  98                (int)QIXIS_READ(scver), qixis_read_tag(buf),
  99                (int)qixis_read_minor());
 100 #endif
 101
 102         return 0;
 103 }
 104
 105 unsigned long get_board_sys_clk(void)
 106 {
 107         u8 sysclk_conf = QIXIS_READ(brdcfg[1]);
 108
 109         switch (sysclk_conf & 0x0f) {
 110         case QIXIS_SYSCLK_64:
 111                 return 64000000;
 112         case QIXIS_SYSCLK_83:
 113                 return 83333333;
 114         case QIXIS_SYSCLK_100:
 115                 return 100000000;
 116         case QIXIS_SYSCLK_125:
 117                 return 125000000;
 118         case QIXIS_SYSCLK_133:
 119                 return 133333333;
 120         case QIXIS_SYSCLK_150:
 121                 return 150000000;
 122         case QIXIS_SYSCLK_160:
 123                 return 160000000;
 124         case QIXIS_SYSCLK_166:
 125                 return 166666666;
 126         }
 127         return 66666666;
 128 }
 129
 130 unsigned long get_board_ddr_clk(void)
 131 {
 132         u8 ddrclk_conf = QIXIS_READ(brdcfg[1]);
 133
 134         switch ((ddrclk_conf & 0x30) >> 4) {
 135         case QIXIS_DDRCLK_100:
 136                 return 100000000;
 137         case QIXIS_DDRCLK_125:
 138                 return 125000000;
 139         case QIXIS_DDRCLK_133:
 140                 return 133333333;
 141         }
 142         return 66666666;
 143 }
 144
 145 int dram_init(void)
 146 {
 147         /*
 148          * When resuming from deep sleep, the I2C channel may not be
 149          * in the default channel. So, switch to the default channel
 150          * before accessing DDR SPD.
 151          *
 152          * PCA9547(0x77) mount on I2C1 bus
 153          */
 154         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT, 0);
 155         return fsl_initdram();
 156 }
 157
 158 int board_early_init_f(void)
 159 {
 160         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 161
 162 #ifdef CONFIG_TSEC_ENET
 163         /* clear BD & FR bits for BE BD's and frame data */
 164         clrbits_be32(&scfg->etsecdmamcr, SCFG_ETSECDMAMCR_LE_BD_FR);
 165 #endif
 166
 167 #ifdef CONFIG_FSL_IFC
 168         init_early_memctl_regs();
 169 #endif
 170
 171         arch_soc_init();
 172
 173 #if defined(CONFIG_DEEP_SLEEP)
 174         if (is_warm_boot())
 175                 fsl_dp_disable_console();
 176 #endif
 177
 178         return 0;
 179 }
 180
 181 #ifdef CONFIG_SPL_BUILD
 182 void board_init_f(ulong dummy)
 183 {
 184 #ifdef CONFIG_NAND_BOOT
 185         struct ccsr_gur __iomem *gur = (void *)CONFIG_SYS_FSL_GUTS_ADDR;
 186         u32 porsr1, pinctl;
 187
 188         /*
 189          * There is LS1 SoC issue where NOR, FPGA are inaccessible during
 190          * NAND boot because IFC signals > IFC_AD7 are not enabled.
 191          * This workaround changes RCW source to make all signals enabled.
 192          */
 193         porsr1 = in_be32(&gur->porsr1);
 194         pinctl = ((porsr1 & ~(DCFG_CCSR_PORSR1_RCW_MASK)) |
 195                  DCFG_CCSR_PORSR1_RCW_SRC_I2C);
 196         out_be32((unsigned int *)(CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_PORCR1),
 197                  pinctl);
 198 #endif
 199
 200         /* Clear the BSS */
 201         memset(__bss_start, 0, __bss_end - __bss_start);
 202
 203 #ifdef CONFIG_FSL_IFC
 204         init_early_memctl_regs();
 205 #endif
 206
 207         get_clocks();
 208
 209 #if defined(CONFIG_DEEP_SLEEP)
 210         if (is_warm_boot())
 211                 fsl_dp_disable_console();
 212 #endif
 213
 214         preloader_console_init();
 215
 216 #ifdef CONFIG_SPL_I2C
 217         i2c_init_all();
 218 #endif
 219
 220         timer_init();
 221         dram_init();
 222
 223         /* Allow OCRAM access permission as R/W */
 224 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 225         enable_layerscape_ns_access();
 226 #endif
 227
 228         board_init_r(NULL, 0);
 229 }
 230 #endif
 231
 232 void config_etseccm_source(int etsec_gtx_125_mux)
 233 {
 234         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 235
 236         switch (etsec_gtx_125_mux) {
 237         case GE0_CLK125:
 238                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE0_CLK125);
 239                 debug("etseccm set to GE0_CLK125\n");
 240                 break;
 241
 242         case GE2_CLK125:
 243                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE2_CLK125);
 244                 debug("etseccm set to GE2_CLK125\n");
 245                 break;
 246
 247         case GE1_CLK125:
 248                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE1_CLK125);
 249                 debug("etseccm set to GE1_CLK125\n");
 250                 break;
 251
 252         default:
 253                 printf("Error! trying to set etseccm to invalid value\n");
 254                 break;
 255         }
 256 }
 257
 258 int config_board_mux(int ctrl_type)
 259 {
 260         u8 reg12, reg14;
 261
 262         reg12 = QIXIS_READ(brdcfg[12]);
 263         reg14 = QIXIS_READ(brdcfg[14]);
 264
 265         switch (ctrl_type) {
 266         case MUX_TYPE_CAN:
 267                 config_etseccm_source(GE2_CLK125);
 268                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_CAN);
 269                 break;
 270         case MUX_TYPE_IIC2:
 271                 reg14 = SET_SDHC_MUX_SEL(reg14, PIN_MUX_SEL_IIC2);
 272                 break;
 273         case MUX_TYPE_RGMII:
 274                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_RGMII);
 275                 break;
 276         case MUX_TYPE_SAI:
 277                 config_etseccm_source(GE2_CLK125);
 278                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_SAI);
 279                 break;
 280         case MUX_TYPE_SDHC:
 281                 reg14 = SET_SDHC_MUX_SEL(reg14, PIN_MUX_SEL_SDHC);
 282                 break;
 283         case MUX_TYPE_SD_PCI4:
 284                 reg12 = 0x38;
 285                 break;
 286         case MUX_TYPE_SD_PC_SA_SG_SG:
 287                 reg12 = 0x01;
 288                 break;
 289         case MUX_TYPE_SD_PC_SA_PC_SG:
 290                 reg12 = 0x01;
 291                 break;
 292         case MUX_TYPE_SD_PC_SG_SG:
 293                 reg12 = 0x21;
 294                 break;
 295         default:
 296                 printf("Wrong mux interface type\n");
 297                 return -1;
 298         }
 299
 300         QIXIS_WRITE(brdcfg[12], reg12);
 301         QIXIS_WRITE(brdcfg[14], reg14);
 302
 303         return 0;
 304 }
 305
 306 int config_serdes_mux(void)
 307 {
 308         struct ccsr_gur *gur = (struct ccsr_gur *)CONFIG_SYS_FSL_GUTS_ADDR;
 309         u32 cfg;
 310
 311         cfg = in_be32(&gur->rcwsr[4]) & RCWSR4_SRDS1_PRTCL_MASK;
 312         cfg >>= RCWSR4_SRDS1_PRTCL_SHIFT;
 313
 314         switch (cfg) {
 315         case 0x0:
 316                 config_board_mux(MUX_TYPE_SD_PCI4);
 317                 break;
 318         case 0x30:
 319                 config_board_mux(MUX_TYPE_SD_PC_SA_SG_SG);
 320                 break;
 321         case 0x60:
 322                 config_board_mux(MUX_TYPE_SD_PC_SG_SG);
 323                 break;
 324         case 0x70:
 325                 config_board_mux(MUX_TYPE_SD_PC_SA_PC_SG);
 326                 break;
 327         default:
 328                 printf("SRDS1 prtcl:0x%x\n", cfg);
 329                 break;
 330         }
 331
 332         return 0;
 333 }
 334
 335 #ifdef CONFIG_BOARD_LATE_INIT
 336 int board_late_init(void)
 337 {
 338 #ifdef CONFIG_CHAIN_OF_TRUST
 339         fsl_setenv_chain_of_trust();
 340 #endif
 341
 342         return 0;
 343 }
 344 #endif
 345
 346 int misc_init_r(void)
 347 {
 348         int conflict_flag;
 349
 350         /* some signals can not enable simultaneous*/
 351         conflict_flag = 0;
 352         if (hwconfig("sdhc"))
 353                 conflict_flag++;
 354         if (hwconfig("iic2"))
 355                 conflict_flag++;
 356         if (conflict_flag > 1) {
 357                 printf("WARNING: pin conflict !\n");
 358                 return 0;
 359         }
 360
 361         conflict_flag = 0;
 362         if (hwconfig("rgmii"))
 363                 conflict_flag++;
 364         if (hwconfig("can"))
 365                 conflict_flag++;
 366         if (hwconfig("sai"))
 367                 conflict_flag++;
 368         if (conflict_flag > 1) {
 369                 printf("WARNING: pin conflict !\n");
 370                 return 0;
 371         }
 372
 373         if (hwconfig("can"))
 374                 config_board_mux(MUX_TYPE_CAN);
 375         else if (hwconfig("rgmii"))
 376                 config_board_mux(MUX_TYPE_RGMII);
 377         else if (hwconfig("sai"))
 378                 config_board_mux(MUX_TYPE_SAI);
 379
 380         if (hwconfig("iic2"))
 381                 config_board_mux(MUX_TYPE_IIC2);
 382         else if (hwconfig("sdhc"))
 383                 config_board_mux(MUX_TYPE_SDHC);
 384
 385 #ifdef CONFIG_FSL_DEVICE_DISABLE
 386         device_disable(devdis_tbl, ARRAY_SIZE(devdis_tbl));
 387 #endif
 388 #ifdef CONFIG_FSL_CAAM
 389         return sec_init();
 390 #endif
 391         return 0;
 392 }
 393
 394 int board_init(void)
 395 {
 396 #ifdef CONFIG_SYS_FSL_ERRATUM_A010315
 397         erratum_a010315();
 398 #endif
 399 #ifdef CONFIG_SYS_FSL_ERRATUM_A009942
 400         erratum_a009942_check_cpo();
 401 #endif
 402
 403         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT, 0);
 404
 405 #ifndef CONFIG_SYS_FSL_NO_SERDES
 406         fsl_serdes_init();
 407         config_serdes_mux();
 408 #endif
 409
 410         ls102xa_smmu_stream_id_init();
 411
 412 #ifdef CONFIG_U_QE
 413         u_qe_init();
 414 #endif
 415
 416         return 0;
 417 }
 418
 419 #if defined(CONFIG_DEEP_SLEEP)
 420 void board_sleep_prepare(void)
 421 {
 422 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 423         enable_layerscape_ns_access();
 424 #endif
 425 }
 426 #endif
 427
 428 int ft_board_setup(void *blob, struct bd_info *bd)
 429 {
 430         ft_cpu_setup(blob, bd);
 431
 432 #ifdef CONFIG_PCI
 433         ft_pci_setup(blob, bd);
 434 #endif
 435
 436         return 0;
 437 }
 438
 439 u8 flash_read8(void *addr)
 440 {
 441         return __raw_readb(addr + 1);
 442 }
 443
 444 void flash_write16(u16 val, void *addr)
 445 {
 446         u16 shftval = (((val >> 8) & 0xff) | ((val << 8) & 0xff00));
 447
 448         __raw_writew(shftval, addr);
 449 }
 450
 451 u16 flash_read16(void *addr)
 452 {
 453         u16 val = __raw_readw(addr);
 454
 455         return (((val) >> 8) & 0x00ff) | (((val) << 8) & 0xff00);
 456 }