board/freescale/ls1021aqds/ls1021aqds.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2014 Freescale Semiconductor, Inc.
   4  */
   5
   6 #include <common.h>
   7 #include <i2c.h>
   8 #include <asm/io.h>
   9 #include <asm/arch/immap_ls102xa.h>
  10 #include <asm/arch/clock.h>
  11 #include <asm/arch/fsl_serdes.h>
  12 #include <asm/arch/ls102xa_soc.h>
  13 #include <asm/arch/ls102xa_devdis.h>
  14 #include <hwconfig.h>
  15 #include <mmc.h>
  16 #include <fsl_csu.h>
  17 #include <fsl_ifc.h>
  18 #include <fsl_sec.h>
  19 #include <spl.h>
  20 #include <fsl_devdis.h>
  21 #include <fsl_validate.h>
  22 #include <fsl_ddr.h>
  23 #include "../common/sleep.h"
  24 #include "../common/qixis.h"
  25 #include "ls1021aqds_qixis.h"
  26 #ifdef CONFIG_U_QE
  27 #include <fsl_qe.h>
  28 #endif
  29
  30 #define PIN_MUX_SEL_CAN         0x03
  31 #define PIN_MUX_SEL_IIC2        0xa0
  32 #define PIN_MUX_SEL_RGMII       0x00
  33 #define PIN_MUX_SEL_SAI         0x0c
  34 #define PIN_MUX_SEL_SDHC        0x00
  35
  36 #define SET_SDHC_MUX_SEL(reg, value)    ((reg & 0x0f) | value)
  37 #define SET_EC_MUX_SEL(reg, value)      ((reg & 0xf0) | value)
  38 enum {
  39         MUX_TYPE_CAN,
  40         MUX_TYPE_IIC2,
  41         MUX_TYPE_RGMII,
  42         MUX_TYPE_SAI,
  43         MUX_TYPE_SDHC,
  44         MUX_TYPE_SD_PCI4,
  45         MUX_TYPE_SD_PC_SA_SG_SG,
  46         MUX_TYPE_SD_PC_SA_PC_SG,
  47         MUX_TYPE_SD_PC_SG_SG,
  48 };
  49
  50 enum {
  51         GE0_CLK125,
  52         GE2_CLK125,
  53         GE1_CLK125,
  54 };
  55
  56 int checkboard(void)
  57 {
  58 #if !defined(CONFIG_QSPI_BOOT) && !defined(CONFIG_SD_BOOT_QSPI)
  59         char buf[64];
  60 #endif
  61 #if !defined(CONFIG_SD_BOOT) && !defined(CONFIG_QSPI_BOOT)
  62         u8 sw;
  63 #endif
  64
  65         puts("Board: LS1021AQDS\n");
  66
  67 #ifdef CONFIG_SD_BOOT
  68         puts("SD\n");
  69 #elif CONFIG_QSPI_BOOT
  70         puts("QSPI\n");
  71 #else
  72         sw = QIXIS_READ(brdcfg[0]);
  73         sw = (sw & QIXIS_LBMAP_MASK) >> QIXIS_LBMAP_SHIFT;
  74
  75         if (sw < 0x8)
  76                 printf("vBank: %d\n", sw);
  77         else if (sw == 0x8)
  78                 puts("PromJet\n");
  79         else if (sw == 0x9)
  80                 puts("NAND\n");
  81         else if (sw == 0x15)
  82                 printf("IFCCard\n");
  83         else
  84                 printf("invalid setting of SW%u\n", QIXIS_LBMAP_SWITCH);
  85 #endif
  86
  87 #if !defined(CONFIG_QSPI_BOOT) && !defined(CONFIG_SD_BOOT_QSPI)
  88         printf("Sys ID:0x%02x, Sys Ver: 0x%02x\n",
  89                QIXIS_READ(id), QIXIS_READ(arch));
  90
  91         printf("FPGA:  v%d (%s), build %d\n",
  92                (int)QIXIS_READ(scver), qixis_read_tag(buf),
  93                (int)qixis_read_minor());
  94 #endif
  95
  96         return 0;
  97 }
  98
  99 unsigned long get_board_sys_clk(void)
 100 {
 101         u8 sysclk_conf = QIXIS_READ(brdcfg[1]);
 102
 103         switch (sysclk_conf & 0x0f) {
 104         case QIXIS_SYSCLK_64:
 105                 return 64000000;
 106         case QIXIS_SYSCLK_83:
 107                 return 83333333;
 108         case QIXIS_SYSCLK_100:
 109                 return 100000000;
 110         case QIXIS_SYSCLK_125:
 111                 return 125000000;
 112         case QIXIS_SYSCLK_133:
 113                 return 133333333;
 114         case QIXIS_SYSCLK_150:
 115                 return 150000000;
 116         case QIXIS_SYSCLK_160:
 117                 return 160000000;
 118         case QIXIS_SYSCLK_166:
 119                 return 166666666;
 120         }
 121         return 66666666;
 122 }
 123
 124 unsigned long get_board_ddr_clk(void)
 125 {
 126         u8 ddrclk_conf = QIXIS_READ(brdcfg[1]);
 127
 128         switch ((ddrclk_conf & 0x30) >> 4) {
 129         case QIXIS_DDRCLK_100:
 130                 return 100000000;
 131         case QIXIS_DDRCLK_125:
 132                 return 125000000;
 133         case QIXIS_DDRCLK_133:
 134                 return 133333333;
 135         }
 136         return 66666666;
 137 }
 138
 139 int select_i2c_ch_pca9547(u8 ch)
 140 {
 141         int ret;
 142
 143         ret = i2c_write(I2C_MUX_PCA_ADDR_PRI, 0, 1, &ch, 1);
 144         if (ret) {
 145                 puts("PCA: failed to select proper channel\n");
 146                 return ret;
 147         }
 148
 149         return 0;
 150 }
 151
 152 int dram_init(void)
 153 {
 154         /*
 155          * When resuming from deep sleep, the I2C channel may not be
 156          * in the default channel. So, switch to the default channel
 157          * before accessing DDR SPD.
 158          */
 159         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT);
 160         return fsl_initdram();
 161 }
 162
 163 int board_early_init_f(void)
 164 {
 165         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 166
 167 #ifdef CONFIG_TSEC_ENET
 168         /* clear BD & FR bits for BE BD's and frame data */
 169         clrbits_be32(&scfg->etsecdmamcr, SCFG_ETSECDMAMCR_LE_BD_FR);
 170 #endif
 171
 172 #ifdef CONFIG_FSL_IFC
 173         init_early_memctl_regs();
 174 #endif
 175
 176         arch_soc_init();
 177
 178 #if defined(CONFIG_DEEP_SLEEP)
 179         if (is_warm_boot())
 180                 fsl_dp_disable_console();
 181 #endif
 182
 183         return 0;
 184 }
 185
 186 #ifdef CONFIG_SPL_BUILD
 187 void board_init_f(ulong dummy)
 188 {
 189 #ifdef CONFIG_NAND_BOOT
 190         struct ccsr_gur __iomem *gur = (void *)CONFIG_SYS_FSL_GUTS_ADDR;
 191         u32 porsr1, pinctl;
 192
 193         /*
 194          * There is LS1 SoC issue where NOR, FPGA are inaccessible during
 195          * NAND boot because IFC signals > IFC_AD7 are not enabled.
 196          * This workaround changes RCW source to make all signals enabled.
 197          */
 198         porsr1 = in_be32(&gur->porsr1);
 199         pinctl = ((porsr1 & ~(DCFG_CCSR_PORSR1_RCW_MASK)) |
 200                  DCFG_CCSR_PORSR1_RCW_SRC_I2C);
 201         out_be32((unsigned int *)(CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_PORCR1),
 202                  pinctl);
 203 #endif
 204
 205         /* Clear the BSS */
 206         memset(__bss_start, 0, __bss_end - __bss_start);
 207
 208 #ifdef CONFIG_FSL_IFC
 209         init_early_memctl_regs();
 210 #endif
 211
 212         get_clocks();
 213
 214 #if defined(CONFIG_DEEP_SLEEP)
 215         if (is_warm_boot())
 216                 fsl_dp_disable_console();
 217 #endif
 218
 219         preloader_console_init();
 220
 221 #ifdef CONFIG_SPL_I2C_SUPPORT
 222         i2c_init_all();
 223 #endif
 224
 225         timer_init();
 226         dram_init();
 227
 228         /* Allow OCRAM access permission as R/W */
 229 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 230         enable_layerscape_ns_access();
 231 #endif
 232
 233         board_init_r(NULL, 0);
 234 }
 235 #endif
 236
 237 void config_etseccm_source(int etsec_gtx_125_mux)
 238 {
 239         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 240
 241         switch (etsec_gtx_125_mux) {
 242         case GE0_CLK125:
 243                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE0_CLK125);
 244                 debug("etseccm set to GE0_CLK125\n");
 245                 break;
 246
 247         case GE2_CLK125:
 248                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE2_CLK125);
 249                 debug("etseccm set to GE2_CLK125\n");
 250                 break;
 251
 252         case GE1_CLK125:
 253                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE1_CLK125);
 254                 debug("etseccm set to GE1_CLK125\n");
 255                 break;
 256
 257         default:
 258                 printf("Error! trying to set etseccm to invalid value\n");
 259                 break;
 260         }
 261 }
 262
 263 int config_board_mux(int ctrl_type)
 264 {
 265         u8 reg12, reg14;
 266
 267         reg12 = QIXIS_READ(brdcfg[12]);
 268         reg14 = QIXIS_READ(brdcfg[14]);
 269
 270         switch (ctrl_type) {
 271         case MUX_TYPE_CAN:
 272                 config_etseccm_source(GE2_CLK125);
 273                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_CAN);
 274                 break;
 275         case MUX_TYPE_IIC2:
 276                 reg14 = SET_SDHC_MUX_SEL(reg14, PIN_MUX_SEL_IIC2);
 277                 break;
 278         case MUX_TYPE_RGMII:
 279                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_RGMII);
 280                 break;
 281         case MUX_TYPE_SAI:
 282                 config_etseccm_source(GE2_CLK125);
 283                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_SAI);
 284                 break;
 285         case MUX_TYPE_SDHC:
 286                 reg14 = SET_SDHC_MUX_SEL(reg14, PIN_MUX_SEL_SDHC);
 287                 break;
 288         case MUX_TYPE_SD_PCI4:
 289                 reg12 = 0x38;
 290                 break;
 291         case MUX_TYPE_SD_PC_SA_SG_SG:
 292                 reg12 = 0x01;
 293                 break;
 294         case MUX_TYPE_SD_PC_SA_PC_SG:
 295                 reg12 = 0x01;
 296                 break;
 297         case MUX_TYPE_SD_PC_SG_SG:
 298                 reg12 = 0x21;
 299                 break;
 300         default:
 301                 printf("Wrong mux interface type\n");
 302                 return -1;
 303         }
 304
 305         QIXIS_WRITE(brdcfg[12], reg12);
 306         QIXIS_WRITE(brdcfg[14], reg14);
 307
 308         return 0;
 309 }
 310
 311 int config_serdes_mux(void)
 312 {
 313         struct ccsr_gur *gur = (struct ccsr_gur *)CONFIG_SYS_FSL_GUTS_ADDR;
 314         u32 cfg;
 315
 316         cfg = in_be32(&gur->rcwsr[4]) & RCWSR4_SRDS1_PRTCL_MASK;
 317         cfg >>= RCWSR4_SRDS1_PRTCL_SHIFT;
 318
 319         switch (cfg) {
 320         case 0x0:
 321                 config_board_mux(MUX_TYPE_SD_PCI4);
 322                 break;
 323         case 0x30:
 324                 config_board_mux(MUX_TYPE_SD_PC_SA_SG_SG);
 325                 break;
 326         case 0x60:
 327                 config_board_mux(MUX_TYPE_SD_PC_SG_SG);
 328                 break;
 329         case 0x70:
 330                 config_board_mux(MUX_TYPE_SD_PC_SA_PC_SG);
 331                 break;
 332         default:
 333                 printf("SRDS1 prtcl:0x%x\n", cfg);
 334                 break;
 335         }
 336
 337         return 0;
 338 }
 339
 340 #ifdef CONFIG_BOARD_LATE_INIT
 341 int board_late_init(void)
 342 {
 343 #ifdef CONFIG_CHAIN_OF_TRUST
 344         fsl_setenv_chain_of_trust();
 345 #endif
 346
 347         return 0;
 348 }
 349 #endif
 350
 351 int misc_init_r(void)
 352 {
 353         int conflict_flag;
 354
 355         /* some signals can not enable simultaneous*/
 356         conflict_flag = 0;
 357         if (hwconfig("sdhc"))
 358                 conflict_flag++;
 359         if (hwconfig("iic2"))
 360                 conflict_flag++;
 361         if (conflict_flag > 1) {
 362                 printf("WARNING: pin conflict !\n");
 363                 return 0;
 364         }
 365
 366         conflict_flag = 0;
 367         if (hwconfig("rgmii"))
 368                 conflict_flag++;
 369         if (hwconfig("can"))
 370                 conflict_flag++;
 371         if (hwconfig("sai"))
 372                 conflict_flag++;
 373         if (conflict_flag > 1) {
 374                 printf("WARNING: pin conflict !\n");
 375                 return 0;
 376         }
 377
 378         if (hwconfig("can"))
 379                 config_board_mux(MUX_TYPE_CAN);
 380         else if (hwconfig("rgmii"))
 381                 config_board_mux(MUX_TYPE_RGMII);
 382         else if (hwconfig("sai"))
 383                 config_board_mux(MUX_TYPE_SAI);
 384
 385         if (hwconfig("iic2"))
 386                 config_board_mux(MUX_TYPE_IIC2);
 387         else if (hwconfig("sdhc"))
 388                 config_board_mux(MUX_TYPE_SDHC);
 389
 390 #ifdef CONFIG_FSL_DEVICE_DISABLE
 391         device_disable(devdis_tbl, ARRAY_SIZE(devdis_tbl));
 392 #endif
 393 #ifdef CONFIG_FSL_CAAM
 394         return sec_init();
 395 #endif
 396         return 0;
 397 }
 398
 399 int board_init(void)
 400 {
 401 #ifdef CONFIG_SYS_FSL_ERRATUM_A010315
 402         erratum_a010315();
 403 #endif
 404 #ifdef CONFIG_SYS_FSL_ERRATUM_A009942
 405         erratum_a009942_check_cpo();
 406 #endif
 407
 408         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT);
 409
 410 #ifndef CONFIG_SYS_FSL_NO_SERDES
 411         fsl_serdes_init();
 412         config_serdes_mux();
 413 #endif
 414
 415         ls102xa_smmu_stream_id_init();
 416
 417 #ifdef CONFIG_U_QE
 418         u_qe_init();
 419 #endif
 420
 421         return 0;
 422 }
 423
 424 #if defined(CONFIG_DEEP_SLEEP)
 425 void board_sleep_prepare(void)
 426 {
 427 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 428         enable_layerscape_ns_access();
 429 #endif
 430 }
 431 #endif
 432
 433 int ft_board_setup(void *blob, bd_t *bd)
 434 {
 435         ft_cpu_setup(blob, bd);
 436
 437 #ifdef CONFIG_PCI
 438         ft_pci_setup(blob, bd);
 439 #endif
 440
 441         return 0;
 442 }
 443
 444 u8 flash_read8(void *addr)
 445 {
 446         return __raw_readb(addr + 1);
 447 }
 448
 449 void flash_write16(u16 val, void *addr)
 450 {
 451         u16 shftval = (((val >> 8) & 0xff) | ((val << 8) & 0xff00));
 452
 453         __raw_writew(shftval, addr);
 454 }
 455
 456 u16 flash_read16(void *addr)
 457 {
 458         u16 val = __raw_readw(addr);
 459
 460         return (((val) >> 8) & 0x00ff) | (((val) << 8) & 0xff00);
 461 }