board/freescale/ls1021aiot/ls1021aiot.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2016 Freescale Semiconductor, Inc.
   4  */
   5
   6 #include <common.h>
   7 #include <fdt_support.h>
   8 #include <init.h>
   9 #include <asm/arch/immap_ls102xa.h>
  10 #include <asm/arch/clock.h>
  11 #include <asm/arch/fsl_serdes.h>
  12 #include <asm/arch/ls102xa_stream_id.h>
  13
  14 #include <asm/arch/ls102xa_devdis.h>
  15 #include <asm/arch/ls102xa_soc.h>
  16 #include <fsl_csu.h>
  17 #include <fsl_immap.h>
  18 #include <netdev.h>
  19 #include <fsl_mdio.h>
  20 #include <tsec.h>
  21 #include <spl.h>
  22
  23 #include <fsl_validate.h>
  24 #include "../common/sleep.h"
  25
  26 DECLARE_GLOBAL_DATA_PTR;
  27
  28 #define DDR_SIZE                0x40000000
  29
  30
  31 int checkboard(void)
  32 {
  33         puts("Board: LS1021AIOT\n");
  34
  35 #ifndef CONFIG_QSPI_BOOT
  36         struct ccsr_gur *dcfg = (struct ccsr_gur *)CONFIG_SYS_FSL_GUTS_ADDR;
  37         u32 cpldrev;
  38
  39         cpldrev = in_be32(&dcfg->gpporcr1);
  40
  41         printf("CPLD:  V%d.%d\n", ((cpldrev >> 28) & 0xf), ((cpldrev >> 24) &
  42                 0xf));
  43 #endif
  44         return 0;
  45 }
  46
  47 void ddrmc_init(void)
  48 {
  49         struct ccsr_ddr *ddr = (struct ccsr_ddr *)CONFIG_SYS_FSL_DDR_ADDR;
  50         u32 temp_sdram_cfg, tmp;
  51
  52         out_be32(&ddr->sdram_cfg, DDR_SDRAM_CFG);
  53
  54         out_be32(&ddr->cs0_bnds, DDR_CS0_BNDS);
  55         out_be32(&ddr->cs0_config, DDR_CS0_CONFIG);
  56
  57         out_be32(&ddr->timing_cfg_0, DDR_TIMING_CFG_0);
  58         out_be32(&ddr->timing_cfg_1, DDR_TIMING_CFG_1);
  59         out_be32(&ddr->timing_cfg_2, DDR_TIMING_CFG_2);
  60         out_be32(&ddr->timing_cfg_3, DDR_TIMING_CFG_3);
  61         out_be32(&ddr->timing_cfg_4, DDR_TIMING_CFG_4);
  62         out_be32(&ddr->timing_cfg_5, DDR_TIMING_CFG_5);
  63
  64         out_be32(&ddr->sdram_cfg_2, DDR_SDRAM_CFG_2);
  65         out_be32(&ddr->ddr_cdr2, DDR_DDR_CDR2);
  66
  67         out_be32(&ddr->sdram_mode, DDR_SDRAM_MODE);
  68         out_be32(&ddr->sdram_mode_2, DDR_SDRAM_MODE_2);
  69
  70         out_be32(&ddr->sdram_interval, DDR_SDRAM_INTERVAL);
  71
  72         out_be32(&ddr->ddr_wrlvl_cntl, DDR_DDR_WRLVL_CNTL);
  73
  74         out_be32(&ddr->ddr_wrlvl_cntl_2, DDR_DDR_WRLVL_CNTL_2);
  75         out_be32(&ddr->ddr_wrlvl_cntl_3, DDR_DDR_WRLVL_CNTL_3);
  76
  77         out_be32(&ddr->ddr_cdr1, DDR_DDR_CDR1);
  78
  79         out_be32(&ddr->sdram_clk_cntl, DDR_SDRAM_CLK_CNTL);
  80         out_be32(&ddr->ddr_zq_cntl, DDR_DDR_ZQ_CNTL);
  81
  82         out_be32(&ddr->cs0_config_2, DDR_CS0_CONFIG_2);
  83
  84         /* DDR erratum A-009942 */
  85         tmp = in_be32(&ddr->debug[28]);
  86         out_be32(&ddr->debug[28], tmp | 0x0070006f);
  87
  88         udelay(500);
  89
  90         temp_sdram_cfg = (DDR_SDRAM_CFG_MEM_EN & ~SDRAM_CFG_BI);
  91
  92         out_be32(&ddr->sdram_cfg, DDR_SDRAM_CFG | temp_sdram_cfg);
  93 }
  94
  95 int dram_init(void)
  96 {
  97 #if (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
  98         ddrmc_init();
  99 #endif
 100
 101         erratum_a008850_post();
 102
 103         gd->ram_size = DDR_SIZE;
 104         return 0;
 105 }
 106
 107 #ifdef CONFIG_TSEC_ENET
 108 int board_eth_init(bd_t *bis)
 109 {
 110         struct fsl_pq_mdio_info mdio_info;
 111         struct tsec_info_struct tsec_info[4];
 112         int num = 0;
 113
 114 #ifdef CONFIG_TSEC1
 115         SET_STD_TSEC_INFO(tsec_info[num], 1);
 116         if (is_serdes_configured(SGMII_TSEC1)) {
 117                 puts("eTSEC1 is in sgmii mode.\n");
 118                 tsec_info[num].flags |= TSEC_SGMII;
 119         }
 120         num++;
 121 #endif
 122 #ifdef CONFIG_TSEC2
 123         SET_STD_TSEC_INFO(tsec_info[num], 2);
 124         if (is_serdes_configured(SGMII_TSEC2)) {
 125                 puts("eTSEC2 is in sgmii mode.\n");
 126                 tsec_info[num].flags |= TSEC_SGMII;
 127         }
 128         num++;
 129 #endif
 130         if (!num) {
 131                 printf("No TSECs initialized\n");
 132                 return 0;
 133         }
 134
 135         mdio_info.regs = (struct tsec_mii_mng *)CONFIG_SYS_MDIO_BASE_ADDR;
 136         mdio_info.name = DEFAULT_MII_NAME;
 137         fsl_pq_mdio_init(bis, &mdio_info);
 138
 139         tsec_eth_init(bis, tsec_info, num);
 140
 141         return pci_eth_init(bis);
 142 }
 143 #endif
 144
 145 int board_early_init_f(void)
 146 {
 147         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 148
 149 #ifdef CONFIG_TSEC_ENET
 150         /* clear BD & FR bits for BE BD's and frame data */
 151         clrbits_be32(&scfg->etsecdmamcr, SCFG_ETSECDMAMCR_LE_BD_FR);
 152         out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE2_CLK125);
 153
 154 #endif
 155
 156         arch_soc_init();
 157
 158         return 0;
 159 }
 160
 161 #ifdef CONFIG_SPL_BUILD
 162 void board_init_f(ulong dummy)
 163 {
 164         /* Clear the BSS */
 165         memset(__bss_start, 0, __bss_end - __bss_start);
 166
 167         get_clocks();
 168
 169         preloader_console_init();
 170
 171         dram_init();
 172
 173         /* Allow OCRAM access permission as R/W */
 174
 175 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 176         enable_layerscape_ns_access();
 177 #endif
 178
 179         board_init_r(NULL, 0);
 180 }
 181 #endif
 182
 183 int board_init(void)
 184 {
 185 #ifndef CONFIG_SYS_FSL_NO_SERDES
 186         fsl_serdes_init();
 187 #endif
 188
 189         ls102xa_smmu_stream_id_init();
 190
 191         return 0;
 192 }
 193
 194 #ifdef CONFIG_BOARD_LATE_INIT
 195 int board_late_init(void)
 196 {
 197         return 0;
 198 }
 199 #endif
 200
 201 #if defined(CONFIG_MISC_INIT_R)
 202 int misc_init_r(void)
 203 {
 204 #ifdef CONFIG_FSL_DEVICE_DISABLE
 205         device_disable(devdis_tbl, ARRAY_SIZE(devdis_tbl));
 206
 207 #endif
 208
 209 #ifdef CONFIG_FSL_CAAM
 210         return sec_init();
 211 #endif
 212 }
 213 #endif
 214
 215 int ft_board_setup(void *blob, bd_t *bd)
 216 {
 217         ft_cpu_setup(blob, bd);
 218
 219 #ifdef CONFIG_PCI
 220         ft_pci_setup(blob, bd);
 221 #endif
 222
 223         return 0;
 224 }
 225
 226 void flash_write16(u16 val, void *addr)
 227 {
 228         u16 shftval = (((val >> 8) & 0xff) | ((val << 8) & 0xff00));
 229
 230         __raw_writew(shftval, addr);
 231 }
 232
 233 u16 flash_read16(void *addr)
 234 {
 235         u16 val = __raw_readw(addr);
 236
 237         return (((val) >> 8) & 0x00ff) | (((val) << 8) & 0xff00);
 238 }