board/fads/fads.h

   1 /*
   2  * (C) Copyright 2000-2004
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * Derived from FADS860T definitions by Magnus Damm, Helmut Buchsbaum,
   6  * and Dan Malek
   7  *
   8  * Modified by, Yuli Barcohen, Arabella Software Ltd., yuli@arabellasw.com
   9  *
  10  * This header file contains values common to all FADS family boards.
  11  *
  12  * See file CREDITS for list of people who contributed to this
  13  * project.
  14  *
  15  * This program is free software; you can redistribute it and/or
  16  * modify it under the terms of the GNU General Public License as
  17  * published by the Free Software Foundation; either version 2 of
  18  * the License, or (at your option) any later version.
  19  *
  20  * This program is distributed in the hope that it will be useful,
  21  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  22  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  23  * GNU General Public License for more details.
  24  *
  25  * You should have received a copy of the GNU General Public License
  26  * along with this program; if not, write to the Free Software
  27  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  28  * MA 02111-1307 USA
  29  */
  30
  31 /****************************************************************************
  32  * Flash Memory Map as used by U-Boot:
  33  *
  34  *                          Start Address    Length
  35  * +-----------------------+ 0xFE00_0000     Start of Flash -----------------
  36  * |                       | 0xFE00_0100     Reset Vector
  37  * +                       + 0xFE0?_????
  38  * | U-Boot code           |
  39  * |                       |
  40  * +-----------------------+ 0xFE04_0000 (sector border)
  41  * |                       |
  42  * |                       |
  43  * | U-Boot environment    |
  44  * |                       |                                 ^
  45  * |                       |                                 | U-Boot
  46  * +=======================+ 0xFE08_0000 (sector border)    -----------------
  47  * | Available             |                                 | Applications
  48  * | ...                   |                                 v
  49  *
  50  *****************************************************************************/
  51
  52 #if 0
  53 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  54 #else
  55 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  56 #endif
  57
  58 #undef  CONFIG_BOOTARGS
  59 #define CONFIG_BOOTCOMMAND                                                      \
  60     "dhcp;"                                                                     \
  61     "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "         \
  62     "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;"        \
  63     "bootm"
  64
  65 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  66 #define CONFIG_BZIP2     /* include support for bzip2 compressed images */
  67
  68 /*
  69  * New MPC86xADS and Duet provide two Ethernet connectivity options:
  70  * 10Mbit/s on SCC and 100Mbit/s on FEC. FADS provides SCC Ethernet on
  71  * motherboard and FEC Ethernet on daughterboard. All new PQ1 chips have
  72  * got FEC so FEC is the default.
  73  */
  74 #ifndef CONFIG_ADS
  75 #undef  CONFIG_SCC1_ENET                /* Disable SCC1 ethernet */
  76 #define CONFIG_FEC_ENET                 /* Use FEC ethernet  */
  77 #else                                   /* Old ADS has not got FEC option */
  78 #define CONFIG_SCC1_ENET                /* Use SCC1 ethernet */
  79 #undef  CONFIG_FEC_ENET                 /* No FEC ethernet  */
  80 #endif /* !CONFIG_ADS */
  81
  82 #if defined(CONFIG_SCC1_ENET) && defined(CONFIG_FEC_ENET)
  83 #error Both CONFIG_SCC1_ENET and CONFIG_FEC_ENET configured
  84 #endif
  85
  86 #ifdef CONFIG_FEC_ENET
  87 #define CFG_DISCOVER_PHY
  88 #endif
  89
  90 #ifndef CONFIG_COMMANDS
  91 #define CONFIG_COMMANDS (CONFIG_CMD_DFL   \
  92                          | CFG_CMD_DHCP   \
  93                          | CFG_CMD_IMMAP  \
  94                          | CFG_CMD_JFFS2  \
  95                          | CFG_CMD_MII    \
  96                          | CFG_CMD_PCMCIA \
  97                          | CFG_CMD_PING   \
  98                         )
  99 #endif /* !CONFIG_COMMANDS */
 100
 101 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 102 #include <cmd_confdefs.h>
 103
 104 /*
 105  * Miscellaneous configurable options
 106  */
 107 #undef  CFG_LONGHELP                    /* undef to save memory         */
 108 #define CFG_PROMPT              "=>"    /* Monitor Command Prompt       */
 109 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 110 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 111 #else
 112 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 113 #endif
 114 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 115 #define CFG_MAXARGS     16              /* max number of command args   */
 116 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 117
 118 #define CFG_LOAD_ADDR           0x00100000
 119
 120 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 121
 122 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 123
 124 /*
 125  * Low Level Configuration Settings
 126  * (address mappings, register initial values, etc.)
 127  * You should know what you are doing if you make changes here.
 128  */
 129 /*-----------------------------------------------------------------------
 130  * Internal Memory Mapped Register
 131  */
 132 #define CFG_IMMR                0xFF000000
 133
 134 /*-----------------------------------------------------------------------
 135  * Definitions for initial stack pointer and data area (in DPRAM)
 136  */
 137 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 138 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 139 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 140 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 141 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 142
 143 /*-----------------------------------------------------------------------
 144  * Start addresses for the final memory configuration
 145  * (Set up by the startup code)
 146  * Please note that CFG_SDRAM_BASE _must_ start at 0
 147  */
 148 #define CFG_SDRAM_BASE          0x00000000
 149 #if defined(CONFIG_MPC86xADS) || defined(CONFIG_MPC885ADS) /* New ADS or Duet */
 150 #define CFG_SDRAM_SIZE          0x00800000              /* 8 Mbyte */
 151 #elif defined(CONFIG_FADS)                              /* Old/new FADS */
 152 #define CFG_SDRAM_SIZE          0x00400000              /* 4 Mbyte */
 153 #else                                                   /* Old ADS */
 154 #define CFG_SDRAM_SIZE          0x00000000              /* No SDRAM */
 155 #endif
 156
 157 #define CFG_MEMTEST_START       0x0100000       /* memtest works on     */
 158 #if (CFG_SDRAM_SIZE)
 159 #define CFG_MEMTEST_END         CFG_SDRAM_SIZE  /* 1 ... SDRAM_SIZE     */
 160 #else
 161 #define CFG_MEMTEST_END         0x0400000       /* 1 ... 4 MB in DRAM   */
 162 #endif /* CFG_SDRAM_SIZE */
 163
 164 /*
 165  * For booting Linux, the board info and command line data
 166  * have to be in the first 8 MB of memory, since this is
 167  * the maximum mapped by the Linux kernel during initialization.
 168  */
 169 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 170
 171 #define CFG_MONITOR_BASE        TEXT_BASE
 172 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 KB for monitor   */
 173
 174 #ifdef CONFIG_BZIP2
 175 #define CFG_MALLOC_LEN          (2500 << 10)    /* Reserve ~2.5 MB for malloc() */
 176 #else
 177 #define CFG_MALLOC_LEN          (384 << 10)     /* Reserve 384 kB for malloc()  */
 178 #endif /* CONFIG_BZIP2 */
 179
 180 /*-----------------------------------------------------------------------
 181  * Flash organization
 182  */
 183 #define CFG_FLASH_BASE          CFG_MONITOR_BASE
 184 #define CFG_FLASH_SIZE          ((uint)(8 * 1024 * 1024))       /* max 8Mbyte   */
 185
 186 #define CFG_MAX_FLASH_BANKS     4       /* max number of memory banks           */
 187 #define CFG_MAX_FLASH_SECT      8       /* max number of sectors on one chip    */
 188
 189 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 190 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 191
 192 #define CFG_ENV_IS_IN_FLASH     1
 193 #define CFG_ENV_SECT_SIZE       0x40000 /* see README - env sector total size   */
 194 #define CFG_ENV_OFFSET          CFG_ENV_SECT_SIZE
 195 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment            */
 196
 197 #define CFG_DIRECT_FLASH_TFTP
 198
 199 #if (CONFIG_COMMANDS & CFG_CMD_JFFS2)
 200 #define CFG_JFFS2_FIRST_BANK    0
 201 #define CFG_JFFS2_NUM_BANKS     CFG_MAX_FLASH_BANKS
 202 #define CFG_JFFS2_FIRST_SECTOR  4
 203 #define CFG_JFFS2_SORT_FRAGMENTS
 204 #endif /* CFG_CMD_JFFS2 */
 205
 206 /*-----------------------------------------------------------------------
 207  * Cache Configuration
 208  */
 209 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 210 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 211 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 212 #endif
 213
 214 /*-----------------------------------------------------------------------
 215  * I2C configuration
 216  */
 217 #if (CONFIG_COMMANDS & CFG_CMD_I2C)
 218 #define CONFIG_HARD_I2C         1       /* I2C with hardware support */
 219 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address defaults */
 220 #define CFG_I2C_SLAVE           0x7F
 221 #endif
 222
 223 /*-----------------------------------------------------------------------
 224  * SYPCR - System Protection Control                            11-9
 225  * SYPCR can only be written once after reset!
 226  *-----------------------------------------------------------------------
 227  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 228  */
 229 #if defined(CONFIG_WATCHDOG)
 230 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 231                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 232 #else
 233 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 234 #endif
 235
 236 /*-----------------------------------------------------------------------
 237  * SIUMCR - SIU Module Configuration                            11-6
 238  *-----------------------------------------------------------------------
 239  * PCMCIA config., multi-function pin tri-state
 240  */
 241 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 242
 243 /*-----------------------------------------------------------------------
 244  * TBSCR - Time Base Status and Control                         11-26
 245  *-----------------------------------------------------------------------
 246  * Clear Reference Interrupt Status, Timebase freezing enabled
 247  */
 248 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 249
 250 /*-----------------------------------------------------------------------
 251  * PISCR - Periodic Interrupt Status and Control                11-31
 252  *-----------------------------------------------------------------------
 253  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 254  */
 255 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 256
 257 /*-----------------------------------------------------------------------
 258  * SCCR - System Clock and reset Control Register               15-27
 259  *-----------------------------------------------------------------------
 260  * Set clock output, timebase and RTC source and divider,
 261  * power management and some other internal clocks
 262  */
 263 #define SCCR_MASK       SCCR_EBDF11
 264 #define CFG_SCCR        (SCCR_TBS|SCCR_COM00|SCCR_DFSYNC00|SCCR_DFBRG00|SCCR_DFNL000|SCCR_DFNH000|SCCR_DFLCD000|SCCR_DFALCD00)
 265
 266 /*-----------------------------------------------------------------------
 267  * PLPRCR - PLL, Low-Power, and Reset Control Register          14-22
 268  *-----------------------------------------------------------------------
 269  * set the PLL, the low-power modes and the reset control
 270  */
 271 #ifndef CFG_PLPRCR
 272 #define CFG_PLPRCR      PLPRCR_TEXPS
 273 #endif
 274
 275 /*-----------------------------------------------------------------------
 276  *
 277  *-----------------------------------------------------------------------
 278  *
 279  */
 280 #define CFG_DER          0
 281
 282 /* Because of the way the 860 starts up and assigns CS0 the
 283 * entire address space, we have to set the memory controller
 284 * differently.  Normally, you write the option register
 285 * first, and then enable the chip select by writing the
 286 * base register.  For CS0, you must write the base register
 287 * first, followed by the option register.
 288 */
 289
 290 /*
 291  * Init Memory Controller:
 292  *
 293  * BR0/OR0 (Flash)
 294  * BR1/OR1 (BCSR)
 295  */
 296 /* the other CS:s are determined by looking at parameters in BCSRx */
 297
 298 #define BCSR_ADDR               ((uint) 0xFF080000)
 299
 300 #define CFG_PRELIM_OR_AM        0xFF800000      /* OR addr mask */
 301
 302 /* FLASH timing: ACS = 10, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 0 */
 303 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_DIV4 | OR_BI | OR_SCY_3_CLK | OR_TRLX)
 304
 305 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)   /* 8 Mbyte until detected */
 306 #define CFG_BR0_PRELIM  ((CFG_FLASH_BASE & BR_BA_MSK) | BR_V )
 307
 308 /* BCSRx - Board Control and Status Registers */
 309 #define CFG_OR1_PRELIM  0xFFFF8110              /* 64Kbyte address space */
 310 #define CFG_BR1_PRELIM  ((BCSR_ADDR) | BR_V)
 311
 312 /*
 313  * Internal Definitions
 314  *
 315  * Boot Flags
 316  */
 317 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 318 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 319
 320 /* values according to the manual */
 321
 322 #define PCMCIA_MEM_ADDR         ((uint)0xFF020000)
 323 #define PCMCIA_MEM_SIZE         ((uint)(64 * 1024))
 324
 325 #define BCSR0                   ((uint) (BCSR_ADDR + 0x00))
 326 #define BCSR1                   ((uint) (BCSR_ADDR + 0x04))
 327 #define BCSR2                   ((uint) (BCSR_ADDR + 0x08))
 328 #define BCSR3                   ((uint) (BCSR_ADDR + 0x0c))
 329 #define BCSR4                   ((uint) (BCSR_ADDR + 0x10))
 330
 331 /*
 332  * (F)ADS bitvalues by Helmut Buchsbaum
 333  *
 334  * See User's Manual for a proper
 335  * description of the following structures
 336  */
 337
 338 #define BCSR0_ERB       ((uint)0x80000000)
 339 #define BCSR0_IP        ((uint)0x40000000)
 340 #define BCSR0_BDIS      ((uint)0x10000000)
 341 #define BCSR0_BPS_MASK  ((uint)0x0C000000)
 342 #define BCSR0_ISB_MASK  ((uint)0x01800000)
 343 #define BCSR0_DBGC_MASK ((uint)0x00600000)
 344 #define BCSR0_DBPC_MASK ((uint)0x00180000)
 345 #define BCSR0_EBDF_MASK ((uint)0x00060000)
 346
 347 #define BCSR1_FLASH_EN           ((uint)0x80000000)
 348 #define BCSR1_DRAM_EN            ((uint)0x40000000)
 349 #define BCSR1_ETHEN              ((uint)0x20000000)
 350 #define BCSR1_IRDEN              ((uint)0x10000000)
 351 #define BCSR1_FLASH_CFG_EN       ((uint)0x08000000)
 352 #define BCSR1_CNT_REG_EN_PROTECT ((uint)0x04000000)
 353 #define BCSR1_BCSR_EN            ((uint)0x02000000)
 354 #define BCSR1_RS232EN_1          ((uint)0x01000000)
 355 #define BCSR1_PCCEN              ((uint)0x00800000)
 356 #define BCSR1_PCCVCC0            ((uint)0x00400000)
 357 #define BCSR1_PCCVPP_MASK        ((uint)0x00300000)
 358 #define BCSR1_DRAM_HALF_WORD     ((uint)0x00080000)
 359 #define BCSR1_RS232EN_2          ((uint)0x00040000)
 360 #define BCSR1_SDRAM_EN           ((uint)0x00020000)
 361 #define BCSR1_PCCVCC1            ((uint)0x00010000)
 362
 363 #define BCSR1_PCCVCCON           BCSR1_PCCVCC0
 364
 365 #define BCSR2_FLASH_PD_MASK      ((uint)0xF0000000)
 366 #define BCSR2_FLASH_PD_SHIFT     28
 367 #define BCSR2_DRAM_PD_MASK       ((uint)0x07800000)
 368 #define BCSR2_DRAM_PD_SHIFT      23
 369 #define BCSR2_EXTTOLI_MASK       ((uint)0x00780000)
 370 #define BCSR2_DBREVNR_MASK       ((uint)0x00030000)
 371
 372 #define BCSR3_DBID_MASK          ((ushort)0x3800)
 373 #define BCSR3_CNT_REG_EN_PROTECT ((ushort)0x0400)
 374 #define BCSR3_BREVNR0            ((ushort)0x0080)
 375 #define BCSR3_FLASH_PD_MASK      ((ushort)0x0070)
 376 #define BCSR3_BREVN1             ((ushort)0x0008)
 377 #define BCSR3_BREVN2_MASK        ((ushort)0x0003)
 378
 379 #define BCSR4_ETHLOOP            ((uint)0x80000000)
 380 #define BCSR4_TFPLDL             ((uint)0x40000000)
 381 #define BCSR4_TPSQEL             ((uint)0x20000000)
 382 #define BCSR4_SIGNAL_LAMP        ((uint)0x10000000)
 383 #define BCSR4_FETH_EN            ((uint)0x08000000)
 384 #define BCSR4_FETHCFG0           ((uint)0x04000000)
 385 #define BCSR4_FETHFDE            ((uint)0x02000000)
 386 #define BCSR4_FETHCFG1           ((uint)0x00400000)
 387 #define BCSR4_FETHRST            ((uint)0x00200000)
 388
 389 #ifdef CONFIG_MPC823
 390 #define BCSR4_USB_EN             ((uint)0x08000000)
 391 #endif /* CONFIG_MPC823 */
 392 #ifdef CONFIG_MPC860SAR
 393 #define BCSR4_UTOPIA_EN          ((uint)0x08000000)
 394 #endif /* CONFIG_MPC860SAR */
 395 #ifdef CONFIG_MPC860T
 396 #define BCSR4_FETH_EN            ((uint)0x08000000)
 397 #endif /* CONFIG_MPC860T */
 398 #ifdef CONFIG_MPC823
 399 #define BCSR4_USB_SPEED          ((uint)0x04000000)
 400 #endif /* CONFIG_MPC823 */
 401 #ifdef CONFIG_MPC860T
 402 #define BCSR4_FETHCFG0           ((uint)0x04000000)
 403 #endif /* CONFIG_MPC860T */
 404 #ifdef CONFIG_MPC823
 405 #define BCSR4_VCCO               ((uint)0x02000000)
 406 #endif /* CONFIG_MPC823 */
 407 #ifdef CONFIG_MPC860T
 408 #define BCSR4_FETHFDE            ((uint)0x02000000)
 409 #endif /* CONFIG_MPC860T */
 410 #ifdef CONFIG_MPC823
 411 #define BCSR4_VIDEO_ON           ((uint)0x00800000)
 412 #endif /* CONFIG_MPC823 */
 413 #ifdef CONFIG_MPC823
 414 #define BCSR4_VDO_EKT_CLK_EN     ((uint)0x00400000)
 415 #endif /* CONFIG_MPC823 */
 416 #ifdef CONFIG_MPC860T
 417 #define BCSR4_FETHCFG1           ((uint)0x00400000)
 418 #endif /* CONFIG_MPC860T */
 419 #ifdef CONFIG_MPC823
 420 #define BCSR4_VIDEO_RST          ((uint)0x00200000)
 421 #endif /* CONFIG_MPC823 */
 422 #ifdef CONFIG_MPC860T
 423 #define BCSR4_FETHRST            ((uint)0x00200000)
 424 #endif /* CONFIG_MPC860T */
 425 #ifdef CONFIG_MPC823
 426 #define BCSR4_MODEM_EN           ((uint)0x00100000)
 427 #endif /* CONFIG_MPC823 */
 428 #ifdef CONFIG_MPC823
 429 #define BCSR4_DATA_VOICE         ((uint)0x00080000)
 430 #endif /* CONFIG_MPC823 */
 431 #ifdef CONFIG_MPC850
 432 #define BCSR4_DATA_VOICE         ((uint)0x00080000)
 433 #endif /* CONFIG_MPC850 */
 434
 435 /* BSCR5 exists on MPC86xADS and Duet ADS only */
 436
 437 #define CFG_PHYDEV_ADDR         (BCSR_ADDR + 0x20000)
 438
 439 #define BCSR5                   (CFG_PHYDEV_ADDR + 0x300)
 440
 441 #define BCSR5_MII2_EN           0x40
 442 #define BCSR5_MII2_RST          0x20
 443 #define BCSR5_T1_RST            0x10
 444 #define BCSR5_ATM155_RST        0x08
 445 #define BCSR5_ATM25_RST         0x04
 446 #define BCSR5_MII1_EN           0x02
 447 #define BCSR5_MII1_RST          0x01
 448
 449 /* We don't use the 8259.
 450 */
 451 #define NR_8259_INTS    0
 452
 453 /* Machine type
 454 */
 455 #define _MACH_8xx (_MACH_fads)
 456
 457 /*-----------------------------------------------------------------------
 458  * PCMCIA stuff
 459  *-----------------------------------------------------------------------
 460  */
 461 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 462 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 463 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 464 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 465 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 466 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 467 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 468 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 469
 470 /*-----------------------------------------------------------------------
 471  * IDE/ATA stuff
 472  *-----------------------------------------------------------------------
 473  */
 474 #define CONFIG_MAC_PARTITION    1
 475 #define CONFIG_DOS_PARTITION    1
 476 #define CONFIG_ISO_PARTITION    1
 477
 478 #undef  CONFIG_ATAPI
 479 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 480 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 481 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 482 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 483
 484 #define CFG_IDE_MAXBUS          1       /* max. 2 IDE busses    */
 485 #define CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
 486
 487 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 488 #define CFG_ATA_IDE0_OFFSET     0x0000
 489
 490 /* Offset for data I/O                  */
 491 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 492 /* Offset for normal register accesses  */
 493 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 494 /* Offset for alternate registers       */
 495 #define CFG_ATA_ALT_OFFSET      0x0000
 496
 497 #define CONFIG_DISK_SPINUP_TIME 1000000
 498 #undef CONFIG_DISK_SPINUP_TIME  /* usin´ Compact Flash */