board/davedenx/qong/qong.c

   1 /*
   2  *
   3  * (c) 2009 Emcraft Systems, Ilya Yanok <yanok@emcraft.com>
   4  *
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  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <netdev.h>
  26 #include <asm/arch/clock.h>
  27 #include <asm/arch/imx-regs.h>
  28 #include <asm/arch/sys_proto.h>
  29 #include <asm/io.h>
  30 #include <nand.h>
  31 #include <fsl_pmic.h>
  32 #include <asm/gpio.h>
  33 #include "qong_fpga.h"
  34 #include <watchdog.h>
  35
  36 DECLARE_GLOBAL_DATA_PTR;
  37
  38 #ifdef CONFIG_HW_WATCHDOG
  39 void hw_watchdog_reset(void)
  40 {
  41         mxc_hw_watchdog_reset();
  42 }
  43 #endif
  44
  45 int dram_init (void)
  46 {
  47         /* dram_init must store complete ramsize in gd->ram_size */
  48         gd->ram_size = get_ram_size((void *)CONFIG_SYS_SDRAM_BASE,
  49                                 PHYS_SDRAM_1_SIZE);
  50         return 0;
  51 }
  52
  53 static void qong_fpga_reset(void)
  54 {
  55         gpio_set_value(QONG_FPGA_RST_PIN, 0);
  56         udelay(30);
  57         gpio_set_value(QONG_FPGA_RST_PIN, 1);
  58
  59         udelay(300);
  60 }
  61
  62 int board_early_init_f (void)
  63 {
  64 #ifdef CONFIG_QONG_FPGA
  65         /* CS1: FPGA/Network Controller/GPIO, 16-bit, no DTACK */
  66         static const struct mxc_weimcs cs1 = {
  67                 /*    sp wp bcd bcs psz pme sync dol cnc wsc ew wws edc */
  68                 CSCR_U(0, 0,  0,  0,  0,  0,   0,  0,  0, 10, 0,  0,  1),
  69                 /*   oea oen ebwa ebwn csa ebc dsz csn psr cre wrap csen */
  70                 CSCR_L(2,  0,   0,   4,  0,  0,  5,  0,  0,  0,   0,   1),
  71                 /*  ebra ebrn rwa rwn mum lah lbn lba dww dct wwu age cnc2 fce*/
  72                 CSCR_A(0,   4,  0,  2,  0,  0,  3,  0,  0,  0,  0,  0,   0,  0)
  73         };
  74
  75         mxc_setup_weimcs(1, &cs1);
  76
  77         /* setup pins for FPGA */
  78         mx31_gpio_mux(IOMUX_MODE(0x76, MUX_CTL_GPIO));
  79         mx31_gpio_mux(IOMUX_MODE(0x7e, MUX_CTL_GPIO));
  80         mx31_gpio_mux(IOMUX_MODE(0x91, MUX_CTL_OUT_FUNC | MUX_CTL_IN_GPIO));
  81         mx31_gpio_mux(IOMUX_MODE(0x92, MUX_CTL_GPIO));
  82         mx31_gpio_mux(IOMUX_MODE(0x93, MUX_CTL_GPIO));
  83
  84         /* FPGA reset  Pin */
  85         /* rstn = 0 */
  86         gpio_direction_output(QONG_FPGA_RST_PIN, 0);
  87
  88         /* set interrupt pin as input */
  89         gpio_direction_input(QONG_FPGA_IRQ_PIN);
  90
  91         /* FPGA JTAG Interface */
  92         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_SFS6, MUX_CTL_GPIO));
  93         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_SCK6, MUX_CTL_GPIO));
  94         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_CAPTURE, MUX_CTL_GPIO));
  95         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_COMPARE, MUX_CTL_GPIO));
  96         gpio_direction_output(QONG_FPGA_TCK_PIN, 0);
  97         gpio_direction_output(QONG_FPGA_TMS_PIN, 0);
  98         gpio_direction_output(QONG_FPGA_TDI_PIN, 0);
  99         gpio_direction_input(QONG_FPGA_TDO_PIN);
 100 #endif
 101
 102         /* setup pins for UART1 */
 103         mx31_gpio_mux(MUX_RXD1__UART1_RXD_MUX);
 104         mx31_gpio_mux(MUX_TXD1__UART1_TXD_MUX);
 105         mx31_gpio_mux(MUX_RTS1__UART1_RTS_B);
 106         mx31_gpio_mux(MUX_CTS1__UART1_CTS_B);
 107
 108         /* setup pins for SPI (pmic) */
 109         mx31_gpio_mux(MUX_CSPI2_SS0__CSPI2_SS0_B);
 110         mx31_gpio_mux(MUX_CSPI2_MOSI__CSPI2_MOSI);
 111         mx31_gpio_mux(MUX_CSPI2_MISO__CSPI2_MISO);
 112         mx31_gpio_mux(MUX_CSPI2_SCLK__CSPI2_CLK);
 113         mx31_gpio_mux(MUX_CSPI2_SPI_RDY__CSPI2_DATAREADY_B);
 114
 115         /* Setup pins for USB2 Host */
 116         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_CLK, MUX_CTL_FUNC));
 117         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_DIR, MUX_CTL_FUNC));
 118         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_NXT, MUX_CTL_FUNC));
 119         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_STP, MUX_CTL_FUNC));
 120         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_DATA0, MUX_CTL_FUNC));
 121         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_USBH2_DATA1, MUX_CTL_FUNC));
 122         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_STXD3, MUX_CTL_FUNC));
 123         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_SRXD3, MUX_CTL_FUNC));
 124         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_SCK3, MUX_CTL_FUNC));
 125         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_SFS3, MUX_CTL_FUNC));
 126         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_STXD6, MUX_CTL_FUNC));
 127         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_SRXD6, MUX_CTL_FUNC));
 128
 129 #define H2_PAD_CFG (PAD_CTL_DRV_MAX | PAD_CTL_SRE_FAST | PAD_CTL_HYS_CMOS | \
 130                         PAD_CTL_ODE_CMOS | PAD_CTL_100K_PU)
 131
 132         mx31_set_pad(MX31_PIN_USBH2_CLK, H2_PAD_CFG);
 133         mx31_set_pad(MX31_PIN_USBH2_DIR, H2_PAD_CFG);
 134         mx31_set_pad(MX31_PIN_USBH2_NXT, H2_PAD_CFG);
 135         mx31_set_pad(MX31_PIN_USBH2_STP, H2_PAD_CFG);
 136         mx31_set_pad(MX31_PIN_USBH2_DATA0, H2_PAD_CFG); /* USBH2_DATA0 */
 137         mx31_set_pad(MX31_PIN_USBH2_DATA1, H2_PAD_CFG); /* USBH2_DATA1 */
 138         mx31_set_pad(MX31_PIN_SRXD6, H2_PAD_CFG);       /* USBH2_DATA2 */
 139         mx31_set_pad(MX31_PIN_STXD6, H2_PAD_CFG);       /* USBH2_DATA3 */
 140         mx31_set_pad(MX31_PIN_SFS3, H2_PAD_CFG);        /* USBH2_DATA4 */
 141         mx31_set_pad(MX31_PIN_SCK3, H2_PAD_CFG);        /* USBH2_DATA5 */
 142         mx31_set_pad(MX31_PIN_SRXD3, H2_PAD_CFG);       /* USBH2_DATA6 */
 143         mx31_set_pad(MX31_PIN_STXD3, H2_PAD_CFG);       /* USBH2_DATA7 */
 144
 145         writel(readl((IOMUXC_BASE + 0x8)) | (1 << 11), IOMUXC_BASE + 0x8);
 146
 147         return 0;
 148
 149 }
 150
 151 int board_init (void)
 152 {
 153         /* Chip selects */
 154         /* CS0: Nor Flash #0 - it must be init'ed when executing from DDR */
 155         /* Assumptions: HCLK = 133 MHz, tACC = 130ns */
 156         static const struct mxc_weimcs cs0 = {
 157                 /*     sp wp bcd bcs psz pme sync dol cnc wsc ew wws edc */
 158                 CSCR_U(0, 0,  0,  0,  0,  0,   0,  0,  3, 21, 0,  0,  6),
 159                 /*   oea oen ebwa ebwn csa ebc dsz csn psr cre wrap csen */
 160                 CSCR_L(0,  1,   3,   3,  1,  1,  5,  1,  0,  0,   0,  1),
 161                 /*  ebra ebrn rwa rwn mum lah lbn lba dww dct wwu age cnc2 fce*/
 162                 CSCR_A(0,   1,  2,  2,  0,  0,  2,  0,  0,  0,  0,  0,   0,  0)
 163         };
 164
 165         mxc_setup_weimcs(0, &cs0);
 166
 167         /* board id for linux */
 168         gd->bd->bi_arch_number = MACH_TYPE_QONG;
 169         gd->bd->bi_boot_params = (0x80000100);  /* adress of boot parameters */
 170
 171         qong_fpga_init();
 172
 173         return 0;
 174 }
 175
 176 int board_late_init(void)
 177 {
 178         u32 val;
 179
 180         /* Enable RTC battery */
 181         val = pmic_reg_read(REG_POWER_CTL0);
 182         pmic_reg_write(REG_POWER_CTL0, val | COINCHEN);
 183         pmic_reg_write(REG_INT_STATUS1, RTCRSTI);
 184
 185 #ifdef CONFIG_HW_WATCHDOG
 186         mxc_hw_watchdog_enable();
 187 #endif
 188
 189         return 0;
 190 }
 191
 192 int checkboard (void)
 193 {
 194         printf("Board: DAVE/DENX Qong\n");
 195         return 0;
 196 }
 197
 198 int misc_init_r (void)
 199 {
 200 #ifdef CONFIG_QONG_FPGA
 201         u32 tmp;
 202
 203         tmp = *(volatile u32*)QONG_FPGA_CTRL_VERSION;
 204         printf("FPGA:  ");
 205         printf("version register = %u.%u.%u\n",
 206                 (tmp & 0xF000) >> 12, (tmp & 0x0F00) >> 8, tmp & 0x00FF);
 207 #endif
 208         return 0;
 209 }
 210
 211 int board_eth_init(bd_t *bis)
 212 {
 213 #if defined(CONFIG_QONG_FPGA) && defined(CONFIG_DNET)
 214         return dnet_eth_initialize(0, (void *)CONFIG_DNET_BASE, -1);
 215 #else
 216         return 0;
 217 #endif
 218 }
 219
 220 #if defined(CONFIG_QONG_FPGA) && defined(CONFIG_NAND_PLAT)
 221 static void board_nand_setup(void)
 222 {
 223         /* CS3: NAND 8-bit */
 224         static const struct mxc_weimcs cs3 = {
 225                 /*    sp wp bcd bcs psz pme sync dol cnc wsc ew wws edc */
 226                 CSCR_U(0, 0,  0,  0,  0,  0,   0,  0,  1, 15, 0,  0,  0),
 227                 /*   oea oen ebwa ebwn csa ebc dsz csn psr cre wrap csen */
 228                 CSCR_L(2,  0,   0,   1,  3,  1,  3,  3,  0,  0,   0,   1),
 229                 /*  ebra ebrn rwa rwn mum lah lbn lba dww dct wwu age cnc2 fce*/
 230                 CSCR_A(0,   0,  0,  2,  0,  0,  2,  0,  0,  0,  0,  0,  0,   0)
 231         };
 232
 233         mxc_setup_weimcs(3, &cs3);
 234
 235         __REG(IOMUXC_GPR) |= 1 << 13;
 236
 237         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_NFC_WP, MUX_CTL_IN_GPIO));
 238         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_NFC_CE, MUX_CTL_IN_GPIO));
 239         mx31_gpio_mux(IOMUX_MODE(MUX_CTL_NFC_RB, MUX_CTL_IN_GPIO));
 240
 241         /* Make sure to reset the fpga else you cannot access NAND */
 242         qong_fpga_reset();
 243
 244         /* Enable NAND flash */
 245         gpio_set_value(15, 1);
 246         gpio_set_value(14, 1);
 247         gpio_direction_output(15, 0);
 248         gpio_direction_input(16);
 249         gpio_direction_input(14);
 250
 251 }
 252
 253 int qong_nand_rdy(void *chip)
 254 {
 255         udelay(1);
 256         return gpio_get_value(16);
 257 }
 258
 259 void qong_nand_select_chip(struct mtd_info *mtd, int chip)
 260 {
 261         if (chip >= 0)
 262                 gpio_set_value(15, 0);
 263         else
 264                 gpio_set_value(15, 1);
 265
 266 }
 267
 268 void qong_nand_plat_init(void *chip)
 269 {
 270         struct nand_chip *nand = (struct nand_chip *)chip;
 271         nand->chip_delay = 20;
 272         nand->select_chip = qong_nand_select_chip;
 273         nand->options &= ~NAND_BUSWIDTH_16;
 274         board_nand_setup();
 275 }
 276
 277 #endif