board/cds/mpc8548cds/mpc8548cds.c

   1 /*
   2  * Copyright 2004, 2007 Freescale Semiconductor.
   3  *
   4  * (C) Copyright 2002 Scott McNutt <smcnutt@artesyncp.com>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <common.h>
  26 #include <pci.h>
  27 #include <asm/processor.h>
  28 #include <asm/immap_85xx.h>
  29 #include <asm/immap_fsl_pci.h>
  30 #include <spd.h>
  31 #include <miiphy.h>
  32
  33 #include "../common/cadmus.h"
  34 #include "../common/eeprom.h"
  35 #include "../common/via.h"
  36
  37 #if defined(CONFIG_OF_FLAT_TREE)
  38 #include <ft_build.h>
  39 #endif
  40 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
  41 extern void ddr_enable_ecc(unsigned int dram_size);
  42 #endif
  43
  44 DECLARE_GLOBAL_DATA_PTR;
  45
  46 extern long int spd_sdram(void);
  47
  48 void local_bus_init(void);
  49 void sdram_init(void);
  50
  51 int board_early_init_f (void)
  52 {
  53         return 0;
  54 }
  55
  56 int checkboard (void)
  57 {
  58         volatile immap_t *immap = (immap_t *) CFG_CCSRBAR;
  59         volatile ccsr_gur_t *gur = &immap->im_gur;
  60         volatile ccsr_local_ecm_t *ecm = &immap->im_local_ecm;
  61
  62         /* PCI slot in USER bits CSR[6:7] by convention. */
  63         uint pci_slot = get_pci_slot ();
  64
  65         uint cpu_board_rev = get_cpu_board_revision ();
  66
  67         printf ("Board: CDS Version 0x%02x, PCI Slot %d\n",
  68                 get_board_version (), pci_slot);
  69
  70         printf ("CPU Board Revision %d.%d (0x%04x)\n",
  71                 MPC85XX_CPU_BOARD_MAJOR (cpu_board_rev),
  72                 MPC85XX_CPU_BOARD_MINOR (cpu_board_rev), cpu_board_rev);
  73         /*
  74          * Initialize local bus.
  75          */
  76         local_bus_init ();
  77
  78         /*
  79          * Fix CPU2 errata: A core hang possible while executing a
  80          * msync instruction and a snoopable transaction from an I/O
  81          * master tagged to make quick forward progress is present.
  82          */
  83         ecm->eebpcr |= (1 << 16);
  84
  85         /*
  86          * Hack TSEC 3 and 4 IO voltages.
  87          */
  88         gur->tsec34ioovcr = 0xe7e0;     /*  1110 0111 1110 0xxx */
  89
  90         ecm->eedr = 0xffffffff;         /* clear ecm errors */
  91         ecm->eeer = 0xffffffff;         /* enable ecm errors */
  92         return 0;
  93 }
  94
  95 long int
  96 initdram(int board_type)
  97 {
  98         long dram_size = 0;
  99         volatile immap_t *immap = (immap_t *)CFG_IMMR;
 100
 101         puts("Initializing\n");
 102
 103 #if defined(CONFIG_DDR_DLL)
 104         {
 105                 /*
 106                  * Work around to stabilize DDR DLL MSYNC_IN.
 107                  * Errata DDR9 seems to have been fixed.
 108                  * This is now the workaround for Errata DDR11:
 109                  *    Override DLL = 1, Course Adj = 1, Tap Select = 0
 110                  */
 111
 112                 volatile ccsr_gur_t *gur= &immap->im_gur;
 113
 114                 gur->ddrdllcr = 0x81000000;
 115                 asm("sync;isync;msync");
 116                 udelay(200);
 117         }
 118 #endif
 119         dram_size = spd_sdram();
 120
 121 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 122         /*
 123          * Initialize and enable DDR ECC.
 124          */
 125         ddr_enable_ecc(dram_size);
 126 #endif
 127         /*
 128          * SDRAM Initialization
 129          */
 130         sdram_init();
 131
 132         puts("    DDR: ");
 133         return dram_size;
 134 }
 135
 136 /*
 137  * Initialize Local Bus
 138  */
 139 void
 140 local_bus_init(void)
 141 {
 142         volatile immap_t *immap = (immap_t *)CFG_IMMR;
 143         volatile ccsr_gur_t *gur = &immap->im_gur;
 144         volatile ccsr_lbc_t *lbc = &immap->im_lbc;
 145
 146         uint clkdiv;
 147         uint lbc_hz;
 148         sys_info_t sysinfo;
 149
 150         get_sys_info(&sysinfo);
 151         clkdiv = (lbc->lcrr & 0x0f) * 2;
 152         lbc_hz = sysinfo.freqSystemBus / 1000000 / clkdiv;
 153
 154         gur->lbiuiplldcr1 = 0x00078080;
 155         if (clkdiv == 16) {
 156                 gur->lbiuiplldcr0 = 0x7c0f1bf0;
 157         } else if (clkdiv == 8) {
 158                 gur->lbiuiplldcr0 = 0x6c0f1bf0;
 159         } else if (clkdiv == 4) {
 160                 gur->lbiuiplldcr0 = 0x5c0f1bf0;
 161         }
 162
 163         lbc->lcrr |= 0x00030000;
 164
 165         asm("sync;isync;msync");
 166
 167         lbc->ltesr = 0xffffffff;        /* Clear LBC error interrupts */
 168         lbc->lteir = 0xffffffff;        /* Enable LBC error interrupts */
 169 }
 170
 171 /*
 172  * Initialize SDRAM memory on the Local Bus.
 173  */
 174 void
 175 sdram_init(void)
 176 {
 177 #if defined(CFG_OR2_PRELIM) && defined(CFG_BR2_PRELIM)
 178
 179         uint idx;
 180         volatile immap_t *immap = (immap_t *)CFG_IMMR;
 181         volatile ccsr_lbc_t *lbc = &immap->im_lbc;
 182         uint *sdram_addr = (uint *)CFG_LBC_SDRAM_BASE;
 183         uint cpu_board_rev;
 184         uint lsdmr_common;
 185
 186         puts("    SDRAM: ");
 187
 188         print_size (CFG_LBC_SDRAM_SIZE * 1024 * 1024, "\n");
 189
 190         /*
 191          * Setup SDRAM Base and Option Registers
 192          */
 193         lbc->or2 = CFG_OR2_PRELIM;
 194         asm("msync");
 195
 196         lbc->br2 = CFG_BR2_PRELIM;
 197         asm("msync");
 198
 199         lbc->lbcr = CFG_LBC_LBCR;
 200         asm("msync");
 201
 202
 203         lbc->lsrt = CFG_LBC_LSRT;
 204         lbc->mrtpr = CFG_LBC_MRTPR;
 205         asm("msync");
 206
 207         /*
 208          * MPC8548 uses "new" 15-16 style addressing.
 209          */
 210         cpu_board_rev = get_cpu_board_revision();
 211         lsdmr_common = CFG_LBC_LSDMR_COMMON;
 212         lsdmr_common |= CFG_LBC_LSDMR_BSMA1516;
 213
 214         /*
 215          * Issue PRECHARGE ALL command.
 216          */
 217         lbc->lsdmr = lsdmr_common | CFG_LBC_LSDMR_OP_PCHALL;
 218         asm("sync;msync");
 219         *sdram_addr = 0xff;
 220         ppcDcbf((unsigned long) sdram_addr);
 221         udelay(100);
 222
 223         /*
 224          * Issue 8 AUTO REFRESH commands.
 225          */
 226         for (idx = 0; idx < 8; idx++) {
 227                 lbc->lsdmr = lsdmr_common | CFG_LBC_LSDMR_OP_ARFRSH;
 228                 asm("sync;msync");
 229                 *sdram_addr = 0xff;
 230                 ppcDcbf((unsigned long) sdram_addr);
 231                 udelay(100);
 232         }
 233
 234         /*
 235          * Issue 8 MODE-set command.
 236          */
 237         lbc->lsdmr = lsdmr_common | CFG_LBC_LSDMR_OP_MRW;
 238         asm("sync;msync");
 239         *sdram_addr = 0xff;
 240         ppcDcbf((unsigned long) sdram_addr);
 241         udelay(100);
 242
 243         /*
 244          * Issue NORMAL OP command.
 245          */
 246         lbc->lsdmr = lsdmr_common | CFG_LBC_LSDMR_OP_NORMAL;
 247         asm("sync;msync");
 248         *sdram_addr = 0xff;
 249         ppcDcbf((unsigned long) sdram_addr);
 250         udelay(200);    /* Overkill. Must wait > 200 bus cycles */
 251
 252 #endif  /* enable SDRAM init */
 253 }
 254
 255 #if defined(CFG_DRAM_TEST)
 256 int
 257 testdram(void)
 258 {
 259         uint *pstart = (uint *) CFG_MEMTEST_START;
 260         uint *pend = (uint *) CFG_MEMTEST_END;
 261         uint *p;
 262
 263         printf("Testing DRAM from 0x%08x to 0x%08x\n",
 264                CFG_MEMTEST_START,
 265                CFG_MEMTEST_END);
 266
 267         printf("DRAM test phase 1:\n");
 268         for (p = pstart; p < pend; p++)
 269                 *p = 0xaaaaaaaa;
 270
 271         for (p = pstart; p < pend; p++) {
 272                 if (*p != 0xaaaaaaaa) {
 273                         printf ("DRAM test fails at: %08x\n", (uint) p);
 274                         return 1;
 275                 }
 276         }
 277
 278         printf("DRAM test phase 2:\n");
 279         for (p = pstart; p < pend; p++)
 280                 *p = 0x55555555;
 281
 282         for (p = pstart; p < pend; p++) {
 283                 if (*p != 0x55555555) {
 284                         printf ("DRAM test fails at: %08x\n", (uint) p);
 285                         return 1;
 286                 }
 287         }
 288
 289         printf("DRAM test passed.\n");
 290         return 0;
 291 }
 292 #endif
 293
 294 #if defined(CONFIG_PCI) || defined(CONFIG_PCI1)
 295 /* For some reason the Tundra PCI bridge shows up on itself as a
 296  * different device.  Work around that by refusing to configure it.
 297  */
 298 void dummy_func(struct pci_controller* hose, pci_dev_t dev, struct pci_config_table *tab) { }
 299
 300 static struct pci_config_table pci_mpc85xxcds_config_table[] = {
 301         {0x10e3, 0x0513, PCI_ANY_ID, 1, 3, PCI_ANY_ID, dummy_func, {0,0,0}},
 302         {0x1106, 0x0686, PCI_ANY_ID, 1, VIA_ID, 0, mpc85xx_config_via, {0,0,0}},
 303         {0x1106, 0x0571, PCI_ANY_ID, 1, VIA_ID, 1,
 304                 mpc85xx_config_via_usbide, {0,0,0}},
 305         {0x1105, 0x3038, PCI_ANY_ID, 1, VIA_ID, 2,
 306                 mpc85xx_config_via_usb, {0,0,0}},
 307         {0x1106, 0x3038, PCI_ANY_ID, 1, VIA_ID, 3,
 308                 mpc85xx_config_via_usb2, {0,0,0}},
 309         {0x1106, 0x3058, PCI_ANY_ID, 1, VIA_ID, 5,
 310                 mpc85xx_config_via_power, {0,0,0}},
 311         {0x1106, 0x3068, PCI_ANY_ID, 1, VIA_ID, 6,
 312                 mpc85xx_config_via_ac97, {0,0,0}},
 313         {},
 314 };
 315
 316 static struct pci_controller pci1_hose = {
 317         config_table: pci_mpc85xxcds_config_table};
 318 #endif  /* CONFIG_PCI */
 319
 320 #ifdef CONFIG_PCI2
 321 static struct pci_controller pci2_hose;
 322 #endif  /* CONFIG_PCI2 */
 323
 324 #ifdef CONFIG_PCIE1
 325 static struct pci_controller pcie1_hose;
 326 #endif  /* CONFIG_PCIE1 */
 327
 328 int first_free_busno=0;
 329
 330 void
 331 pci_init_board(void)
 332 {
 333         volatile immap_t *immap = (immap_t *)CFG_IMMR;
 334         volatile ccsr_gur_t *gur = &immap->im_gur;
 335         uint io_sel = (gur->pordevsr & MPC85xx_PORDEVSR_IO_SEL) >> 19;
 336         uint host_agent = (gur->porbmsr & MPC85xx_PORBMSR_HA) >> 16;
 337
 338
 339 #ifdef CONFIG_PCI1
 340 {
 341         volatile ccsr_fsl_pci_t *pci = (ccsr_fsl_pci_t *) CFG_PCI1_ADDR;
 342         extern void fsl_pci_init(struct pci_controller *hose);
 343         struct pci_controller *hose = &pci1_hose;
 344         struct pci_config_table *table;
 345
 346         uint pci_32 = gur->pordevsr & MPC85xx_PORDEVSR_PCI1_PCI32;      /* PORDEVSR[15] */
 347         uint pci_arb = gur->pordevsr & MPC85xx_PORDEVSR_PCI1_ARB;       /* PORDEVSR[14] */
 348         uint pci_clk_sel = gur->porpllsr & MPC85xx_PORDEVSR_PCI1_SPD;   /* PORPLLSR[16] */
 349
 350         uint pci_agent = (host_agent == 3) || (host_agent == 4 ) || (host_agent == 6);
 351
 352         uint pci_speed = get_clock_freq ();     /* PCI PSPEED in [4:5] */
 353
 354         if (!(gur->devdisr & MPC85xx_DEVDISR_PCI1)) {
 355                 printf ("    PCI: %d bit, %s MHz, %s, %s, %s\n",
 356                         (pci_32) ? 32 : 64,
 357                         (pci_speed == 33333000) ? "33" :
 358                         (pci_speed == 66666000) ? "66" : "unknown",
 359                         pci_clk_sel ? "sync" : "async",
 360                         pci_agent ? "agent" : "host",
 361                         pci_arb ? "arbiter" : "external-arbiter"
 362                         );
 363
 364
 365                 /* outbound memory */
 366                 pci_set_region(hose->regions + 0,
 367                                CFG_PCI1_MEM_BASE,
 368                                CFG_PCI1_MEM_PHYS,
 369                                CFG_PCI1_MEM_SIZE,
 370                                PCI_REGION_MEM);
 371
 372                 /* outbound io */
 373                 pci_set_region(hose->regions + 1,
 374                                CFG_PCI1_IO_BASE,
 375                                CFG_PCI1_IO_PHYS,
 376                                CFG_PCI1_IO_SIZE,
 377                                PCI_REGION_IO);
 378                 hose->region_count = 2;
 379
 380                 /* relocate config table pointers */
 381                 hose->config_table = \
 382                         (struct pci_config_table *)((uint)hose->config_table + gd->reloc_off);
 383                 for (table = hose->config_table; table && table->vendor; table++)
 384                         table->config_device += gd->reloc_off;
 385
 386                 hose->first_busno=first_free_busno;
 387                 pci_setup_indirect(hose, (int) &pci->cfg_addr, (int) &pci->cfg_data);
 388
 389                 fsl_pci_init(hose);
 390                 first_free_busno=hose->last_busno+1;
 391                 printf ("PCI on bus %02x - %02x\n",hose->first_busno,hose->last_busno);
 392 #ifdef CONFIG_PCIX_CHECK
 393                 if (!(gur->pordevsr & PORDEVSR_PCI)) {
 394                         /* PCI-X init */
 395                         if (CONFIG_SYS_CLK_FREQ < 66000000)
 396                                 printf("PCI-X will only work at 66 MHz\n");
 397
 398                         reg16 = PCI_X_CMD_MAX_SPLIT | PCI_X_CMD_MAX_READ
 399                                 | PCI_X_CMD_ERO | PCI_X_CMD_DPERR_E;
 400                         pci_hose_write_config_word(hose, bus, PCIX_COMMAND, reg16);
 401                 }
 402 #endif
 403         } else {
 404                 printf ("    PCI: disabled\n");
 405         }
 406 }
 407 #else
 408         gur->devdisr |= MPC85xx_DEVDISR_PCI1; /* disable */
 409 #endif
 410
 411 #ifdef CONFIG_PCI2
 412 {
 413         uint pci2_clk_sel = gur->porpllsr & 0x4000;     /* PORPLLSR[17] */
 414         uint pci_dual = get_pci_dual ();        /* PCI DUAL in CM_PCI[3] */
 415         if (pci_dual) {
 416                 printf ("    PCI2: 32 bit, 66 MHz, %s\n",
 417                         pci2_clk_sel ? "sync" : "async");
 418         } else {
 419                 printf ("    PCI2: disabled\n");
 420         }
 421 }
 422 #else
 423         gur->devdisr |= MPC85xx_DEVDISR_PCI2; /* disable */
 424 #endif /* CONFIG_PCI2 */
 425
 426 #ifdef CONFIG_PCIE1
 427 {
 428         volatile ccsr_fsl_pci_t *pci = (ccsr_fsl_pci_t *) CFG_PCIE1_ADDR;
 429         extern void fsl_pci_init(struct pci_controller *hose);
 430         struct pci_controller *hose = &pcie1_hose;
 431         int pcie_ep =  (host_agent == 0) || (host_agent == 2 ) || (host_agent == 3);
 432
 433         int pcie_configured  = io_sel >= 1;
 434
 435         if (pcie_configured && !(gur->devdisr & MPC85xx_DEVDISR_PCIE)){
 436                 printf ("\n    PCIE connected to slot as %s (base address %x)",
 437                         pcie_ep ? "End Point" : "Root Complex",
 438                         (uint)pci);
 439
 440                 if (pci->pme_msg_det) {
 441                         pci->pme_msg_det = 0xffffffff;
 442                         debug (" with errors.  Clearing.  Now 0x%08x",pci->pme_msg_det);
 443                 }
 444                 printf ("\n");
 445
 446                 /* inbound */
 447                 pci_set_region(hose->regions + 0,
 448                                CFG_PCI_MEMORY_BUS,
 449                                CFG_PCI_MEMORY_PHYS,
 450                                CFG_PCI_MEMORY_SIZE,
 451                                PCI_REGION_MEM | PCI_REGION_MEMORY);
 452
 453                 /* outbound memory */
 454                 pci_set_region(hose->regions + 1,
 455                                CFG_PCIE1_MEM_BASE,
 456                                CFG_PCIE1_MEM_PHYS,
 457                                CFG_PCIE1_MEM_SIZE,
 458                                PCI_REGION_MEM);
 459
 460                 /* outbound io */
 461                 pci_set_region(hose->regions + 2,
 462                                CFG_PCIE1_IO_BASE,
 463                                CFG_PCIE1_IO_PHYS,
 464                                CFG_PCIE1_IO_SIZE,
 465                                PCI_REGION_IO);
 466
 467                 hose->region_count = 3;
 468
 469                 hose->first_busno=first_free_busno;
 470                 pci_setup_indirect(hose, (int) &pci->cfg_addr, (int) &pci->cfg_data);
 471
 472                 fsl_pci_init(hose);
 473                 printf ("PCIE on bus %d - %d\n",hose->first_busno,hose->last_busno);
 474
 475                 first_free_busno=hose->last_busno+1;
 476
 477         } else {
 478                 printf ("    PCIE: disabled\n");
 479         }
 480  }
 481 #else
 482         gur->devdisr |= MPC85xx_DEVDISR_PCIE; /* disable */
 483 #endif
 484
 485 }
 486
 487 int last_stage_init(void)
 488 {
 489         unsigned short temp;
 490
 491         /* Change the resistors for the PHY */
 492         /* This is needed to get the RGMII working for the 1.3+
 493          * CDS cards */
 494         if (get_board_version() ==  0x13) {
 495                 miiphy_write(CONFIG_TSEC1_NAME,
 496                                 TSEC1_PHY_ADDR, 29, 18);
 497
 498                 miiphy_read(CONFIG_TSEC1_NAME,
 499                                 TSEC1_PHY_ADDR, 30, &temp);
 500
 501                 temp = (temp & 0xf03f);
 502                 temp |= 2 << 9;         /* 36 ohm */
 503                 temp |= 2 << 6;         /* 39 ohm */
 504
 505                 miiphy_write(CONFIG_TSEC1_NAME,
 506                                 TSEC1_PHY_ADDR, 30, temp);
 507
 508                 miiphy_write(CONFIG_TSEC1_NAME,
 509                                 TSEC1_PHY_ADDR, 29, 3);
 510
 511                 miiphy_write(CONFIG_TSEC1_NAME,
 512                                 TSEC1_PHY_ADDR, 30, 0x8000);
 513         }
 514
 515         return 0;
 516 }
 517
 518
 519 #if defined(CONFIG_OF_FLAT_TREE) && defined(CONFIG_OF_BOARD_SETUP)
 520 void
 521 ft_pci_setup(void *blob, bd_t *bd)
 522 {
 523         u32 *p;
 524         int len;
 525
 526
 527 #ifdef CONFIG_PCI1
 528         p = (u32 *)ft_get_prop(blob, "/" OF_SOC "/pci@8000/bus-range", &len);
 529         if (p != NULL) {
 530                 p[0] = 0;
 531                 p[1] = pci1_hose.last_busno - pci1_hose.first_busno;
 532                 debug("PCI@8000 first_busno=%d last_busno=%d\n",p[0],p[1]);
 533         }
 534 #endif
 535
 536 #ifdef CONFIG_PCIE1
 537         p = (u32 *)ft_get_prop(blob, "/" OF_SOC "/pci@a000/bus-range", &len);
 538         if (p != NULL) {
 539                 p[0] = 0;
 540                 p[1] = pcie1_hose.last_busno - pcie1_hose.first_busno;
 541                 debug("PCI@a000 first_busno=%d last_busno=%d\n",p[0],p[1]);
 542         }
 543 #endif
 544 }
 545 #endif