board/cds/mpc8541cds/mpc8541cds.c

   1 /*
   2  * Copyright 2004 Freescale Semiconductor.
   3  *
   4  * (C) Copyright 2002 Scott McNutt <smcnutt@artesyncp.com>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <common.h>
  26 #include <pci.h>
  27 #include <asm/processor.h>
  28 #include <asm/immap_85xx.h>
  29 #include <ioports.h>
  30 #include <spd.h>
  31
  32 #include "../common/cadmus.h"
  33 #include "../common/eeprom.h"
  34
  35 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
  36 extern void ddr_enable_ecc(unsigned int dram_size);
  37 #endif
  38
  39 extern long int spd_sdram(void);
  40
  41 void local_bus_init(void);
  42 void sdram_init(void);
  43
  44 /*
  45  * I/O Port configuration table
  46  *
  47  * if conf is 1, then that port pin will be configured at boot time
  48  * according to the five values podr/pdir/ppar/psor/pdat for that entry
  49  */
  50
  51 const iop_conf_t iop_conf_tab[4][32] = {
  52
  53     /* Port A configuration */
  54     {   /*            conf ppar psor pdir podr pdat */
  55         /* PA31 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 TxENB */
  56         /* PA30 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 TxClav   */
  57         /* PA29 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 TxSOC  */
  58         /* PA28 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 RxENB */
  59         /* PA27 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 RxSOC */
  60         /* PA26 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 RxClav */
  61         /* PA25 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[0] */
  62         /* PA24 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[1] */
  63         /* PA23 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[2] */
  64         /* PA22 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[3] */
  65         /* PA21 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[4] */
  66         /* PA20 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[5] */
  67         /* PA19 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[6] */
  68         /* PA18 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXD[7] */
  69         /* PA17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[7] */
  70         /* PA16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[6] */
  71         /* PA15 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[5] */
  72         /* PA14 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[4] */
  73         /* PA13 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[3] */
  74         /* PA12 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[2] */
  75         /* PA11 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[1] */
  76         /* PA10 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXD[0] */
  77         /* PA9  */ {   0,   1,   1,   1,   0,   0   }, /* FCC1 L1TXD */
  78         /* PA8  */ {   0,   1,   1,   0,   0,   0   }, /* FCC1 L1RXD */
  79         /* PA7  */ {   0,   0,   0,   1,   0,   0   }, /* PA7 */
  80         /* PA6  */ {   0,   1,   1,   1,   0,   0   }, /* TDM A1 L1RSYNC */
  81         /* PA5  */ {   0,   0,   0,   1,   0,   0   }, /* PA5 */
  82         /* PA4  */ {   0,   0,   0,   1,   0,   0   }, /* PA4 */
  83         /* PA3  */ {   0,   0,   0,   1,   0,   0   }, /* PA3 */
  84         /* PA2  */ {   0,   0,   0,   1,   0,   0   }, /* PA2 */
  85         /* PA1  */ {   1,   0,   0,   0,   0,   0   }, /* FREERUN */
  86         /* PA0  */ {   0,   0,   0,   1,   0,   0   }  /* PA0 */
  87     },
  88
  89     /* Port B configuration */
  90     {   /*            conf ppar psor pdir podr pdat */
  91         /* PB31 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TX_ER */
  92         /* PB30 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_DV */
  93         /* PB29 */ {   1,   1,   1,   1,   0,   0   }, /* FCC2 MII TX_EN */
  94         /* PB28 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_ER */
  95         /* PB27 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII COL */
  96         /* PB26 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII CRS */
  97         /* PB25 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[3] */
  98         /* PB24 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[2] */
  99         /* PB23 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[1] */
 100         /* PB22 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[0] */
 101         /* PB21 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[0] */
 102         /* PB20 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[1] */
 103         /* PB19 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[2] */
 104         /* PB18 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[3] */
 105         /* PB17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RX_DIV */
 106         /* PB16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RX_ERR */
 107         /* PB15 */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TX_ERR */
 108         /* PB14 */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TX_EN */
 109         /* PB13 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:COL */
 110         /* PB12 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:CRS */
 111         /* PB11 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
 112         /* PB10 */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
 113         /* PB9  */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
 114         /* PB8  */ {   0,   1,   0,   0,   0,   0   }, /* FCC3:RXD */
 115         /* PB7  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
 116         /* PB6  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
 117         /* PB5  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
 118         /* PB4  */ {   0,   1,   0,   1,   0,   0   }, /* FCC3:TXD */
 119         /* PB3  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 120         /* PB2  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 121         /* PB1  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 122         /* PB0  */ {   0,   0,   0,   0,   0,   0   }  /* pin doesn't exist */
 123     },
 124
 125     /* Port C */
 126     {   /*            conf ppar psor pdir podr pdat */
 127         /* PC31 */ {   0,   0,   0,   1,   0,   0   }, /* PC31 */
 128         /* PC30 */ {   0,   0,   0,   1,   0,   0   }, /* PC30 */
 129         /* PC29 */ {   0,   1,   1,   0,   0,   0   }, /* SCC1 EN *CLSN */
 130         /* PC28 */ {   0,   0,   0,   1,   0,   0   }, /* PC28 */
 131         /* PC27 */ {   0,   0,   0,   1,   0,   0   }, /* UART Clock in */
 132         /* PC26 */ {   0,   0,   0,   1,   0,   0   }, /* PC26 */
 133         /* PC25 */ {   0,   0,   0,   1,   0,   0   }, /* PC25 */
 134         /* PC24 */ {   0,   0,   0,   1,   0,   0   }, /* PC24 */
 135         /* PC23 */ {   0,   1,   0,   1,   0,   0   }, /* ATMTFCLK */
 136         /* PC22 */ {   0,   1,   0,   0,   0,   0   }, /* ATMRFCLK */
 137         /* PC21 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN RXCLK */
 138         /* PC20 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN TXCLK */
 139         /* PC19 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_CLK CLK13 */
 140         /* PC18 */ {   1,   1,   0,   0,   0,   0   }, /* FCC Tx Clock (CLK14) */
 141         /* PC17 */ {   0,   0,   0,   1,   0,   0   }, /* PC17 */
 142         /* PC16 */ {   0,   1,   0,   0,   0,   0   }, /* FCC Tx Clock (CLK16) */
 143         /* PC15 */ {   1,   1,   0,   0,   0,   0   }, /* PC15 */
 144         /* PC14 */ {   0,   1,   0,   0,   0,   0   }, /* SCC1 EN *CD */
 145         /* PC13 */ {   0,   0,   0,   1,   0,   0   }, /* PC13 */
 146         /* PC12 */ {   0,   1,   0,   1,   0,   0   }, /* PC12 */
 147         /* PC11 */ {   0,   0,   0,   1,   0,   0   }, /* LXT971 transmit control */
 148         /* PC10 */ {   1,   0,   0,   1,   0,   0   }, /* FETHMDC */
 149         /* PC9  */ {   1,   0,   0,   0,   0,   0   }, /* FETHMDIO */
 150         /* PC8  */ {   0,   0,   0,   1,   0,   0   }, /* PC8 */
 151         /* PC7  */ {   0,   0,   0,   1,   0,   0   }, /* PC7 */
 152         /* PC6  */ {   0,   0,   0,   1,   0,   0   }, /* PC6 */
 153         /* PC5  */ {   0,   0,   0,   1,   0,   0   }, /* PC5 */
 154         /* PC4  */ {   0,   0,   0,   1,   0,   0   }, /* PC4 */
 155         /* PC3  */ {   0,   0,   0,   1,   0,   0   }, /* PC3 */
 156         /* PC2  */ {   0,   0,   0,   1,   0,   1   }, /* ENET FDE */
 157         /* PC1  */ {   0,   0,   0,   1,   0,   0   }, /* ENET DSQE */
 158         /* PC0  */ {   0,   0,   0,   1,   0,   0   }, /* ENET LBK */
 159     },
 160
 161     /* Port D */
 162     {   /*            conf ppar psor pdir podr pdat */
 163         /* PD31 */ {   1,   1,   0,   0,   0,   0   }, /* SCC1 EN RxD */
 164         /* PD30 */ {   1,   1,   1,   1,   0,   0   }, /* SCC1 EN TxD */
 165         /* PD29 */ {   1,   1,   0,   1,   0,   0   }, /* SCC1 EN TENA */
 166         /* PD28 */ {   0,   1,   0,   0,   0,   0   }, /* PD28 */
 167         /* PD27 */ {   0,   1,   1,   1,   0,   0   }, /* PD27 */
 168         /* PD26 */ {   0,   0,   0,   1,   0,   0   }, /* PD26 */
 169         /* PD25 */ {   0,   0,   0,   1,   0,   0   }, /* PD25 */
 170         /* PD24 */ {   0,   0,   0,   1,   0,   0   }, /* PD24 */
 171         /* PD23 */ {   0,   0,   0,   1,   0,   0   }, /* PD23 */
 172         /* PD22 */ {   0,   0,   0,   1,   0,   0   }, /* PD22 */
 173         /* PD21 */ {   0,   0,   0,   1,   0,   0   }, /* PD21 */
 174         /* PD20 */ {   0,   0,   0,   1,   0,   0   }, /* PD20 */
 175         /* PD19 */ {   0,   0,   0,   1,   0,   0   }, /* PD19 */
 176         /* PD18 */ {   0,   0,   0,   1,   0,   0   }, /* PD18 */
 177         /* PD17 */ {   0,   1,   0,   0,   0,   0   }, /* FCC1 ATMRXPRTY */
 178         /* PD16 */ {   0,   1,   0,   1,   0,   0   }, /* FCC1 ATMTXPRTY */
 179         /* PD15 */ {   0,   1,   1,   0,   1,   0   }, /* I2C SDA */
 180         /* PD14 */ {   0,   0,   0,   1,   0,   0   }, /* LED */
 181         /* PD13 */ {   0,   0,   0,   0,   0,   0   }, /* PD13 */
 182         /* PD12 */ {   0,   0,   0,   0,   0,   0   }, /* PD12 */
 183         /* PD11 */ {   0,   0,   0,   0,   0,   0   }, /* PD11 */
 184         /* PD10 */ {   0,   0,   0,   0,   0,   0   }, /* PD10 */
 185         /* PD9  */ {   0,   1,   0,   1,   0,   0   }, /* SMC1 TXD */
 186         /* PD8  */ {   0,   1,   0,   0,   0,   0   }, /* SMC1 RXD */
 187         /* PD7  */ {   0,   0,   0,   1,   0,   1   }, /* PD7 */
 188         /* PD6  */ {   0,   0,   0,   1,   0,   1   }, /* PD6 */
 189         /* PD5  */ {   0,   0,   0,   1,   0,   1   }, /* PD5 */
 190         /* PD4  */ {   0,   0,   0,   1,   0,   1   }, /* PD4 */
 191         /* PD3  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 192         /* PD2  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 193         /* PD1  */ {   0,   0,   0,   0,   0,   0   }, /* pin doesn't exist */
 194         /* PD0  */ {   0,   0,   0,   0,   0,   0   }  /* pin doesn't exist */
 195     }
 196 };
 197
 198 int board_early_init_f (void)
 199 {
 200         return 0;
 201 }
 202
 203 int checkboard (void)
 204 {
 205         volatile immap_t *immap = (immap_t *) CFG_CCSRBAR;
 206         volatile ccsr_gur_t *gur = &immap->im_gur;
 207
 208         /* PCI slot in USER bits CSR[6:7] by convention. */
 209         uint pci_slot = get_pci_slot ();
 210
 211         uint pci_dual = get_pci_dual ();        /* PCI DUAL in CM_PCI[3] */
 212         uint pci1_32 = gur->pordevsr & 0x10000; /* PORDEVSR[15] */
 213         uint pci1_clk_sel = gur->porpllsr & 0x8000;     /* PORPLLSR[16] */
 214         uint pci2_clk_sel = gur->porpllsr & 0x4000;     /* PORPLLSR[17] */
 215
 216         uint pci1_speed = get_clock_freq ();    /* PCI PSPEED in [4:5] */
 217
 218         uint cpu_board_rev = get_cpu_board_revision ();
 219
 220         printf ("Board: CDS Version 0x%02x, PCI Slot %d\n",
 221                 get_board_version (), pci_slot);
 222
 223         printf ("CPU Board Revision %d.%d (0x%04x)\n",
 224                 MPC85XX_CPU_BOARD_MAJOR (cpu_board_rev),
 225                 MPC85XX_CPU_BOARD_MINOR (cpu_board_rev), cpu_board_rev);
 226
 227         printf ("    PCI1: %d bit, %s MHz, %s\n",
 228                 (pci1_32) ? 32 : 64,
 229                 (pci1_speed == 33000000) ? "33" :
 230                 (pci1_speed == 66000000) ? "66" : "unknown",
 231                 pci1_clk_sel ? "sync" : "async");
 232
 233         if (pci_dual) {
 234                 printf ("    PCI2: 32 bit, 66 MHz, %s\n",
 235                         pci2_clk_sel ? "sync" : "async");
 236         } else {
 237                 printf ("    PCI2: disabled\n");
 238         }
 239
 240         /*
 241          * Initialize local bus.
 242          */
 243         local_bus_init ();
 244
 245         return 0;
 246 }
 247
 248 long int
 249 initdram(int board_type)
 250 {
 251         long dram_size = 0;
 252         volatile immap_t *immap = (immap_t *)CFG_IMMR;
 253
 254         puts("Initializing\n");
 255
 256 #if defined(CONFIG_DDR_DLL)
 257         {
 258                 /*
 259                  * Work around to stabilize DDR DLL MSYNC_IN.
 260                  * Errata DDR9 seems to have been fixed.
 261                  * This is now the workaround for Errata DDR11:
 262                  *    Override DLL = 1, Course Adj = 1, Tap Select = 0
 263                  */
 264
 265                 volatile ccsr_gur_t *gur= &immap->im_gur;
 266
 267                 gur->ddrdllcr = 0x81000000;
 268                 asm("sync;isync;msync");
 269                 udelay(200);
 270         }
 271 #endif
 272         dram_size = spd_sdram();
 273
 274 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 275         /*
 276          * Initialize and enable DDR ECC.
 277          */
 278         ddr_enable_ecc(dram_size);
 279 #endif
 280         /*
 281          * SDRAM Initialization
 282          */
 283         sdram_init();
 284
 285         puts("    DDR: ");
 286         return dram_size;
 287 }
 288
 289 /*
 290  * Initialize Local Bus
 291  */
 292 void
 293 local_bus_init(void)
 294 {
 295         volatile immap_t *immap = (immap_t *)CFG_IMMR;
 296         volatile ccsr_gur_t *gur = &immap->im_gur;
 297         volatile ccsr_lbc_t *lbc = &immap->im_lbc;
 298
 299         uint clkdiv;
 300         uint lbc_hz;
 301         sys_info_t sysinfo;
 302         uint temp_lbcdll;
 303
 304         /*
 305          * Errata LBC11.
 306          * Fix Local Bus clock glitch when DLL is enabled.
 307          *
 308          * If localbus freq is < 66Mhz, DLL bypass mode must be used.
 309          * If localbus freq is > 133Mhz, DLL can be safely enabled.
 310          * Between 66 and 133, the DLL is enabled with an override workaround.
 311          */
 312
 313         get_sys_info(&sysinfo);
 314         clkdiv = lbc->lcrr & 0x0f;
 315         lbc_hz = sysinfo.freqSystemBus / 1000000 / clkdiv;
 316
 317         if (lbc_hz < 66) {
 318                 lbc->lcrr |= 0x80000000;        /* DLL Bypass */
 319
 320         } else if (lbc_hz >= 133) {
 321                 lbc->lcrr &= (~0x80000000);             /* DLL Enabled */
 322
 323         } else {
 324                 lbc->lcrr &= (~0x8000000);      /* DLL Enabled */
 325                 udelay(200);
 326
 327                 /*
 328                  * Sample LBC DLL ctrl reg, upshift it to set the
 329                  * override bits.
 330                  */
 331                 temp_lbcdll = gur->lbcdllcr;
 332                 gur->lbcdllcr = (((temp_lbcdll & 0xff) << 16) | 0x80000000);
 333                 asm("sync;isync;msync");
 334         }
 335 }
 336
 337 /*
 338  * Initialize SDRAM memory on the Local Bus.
 339  */
 340 void
 341 sdram_init(void)
 342 {
 343 #if defined(CFG_OR2_PRELIM) && defined(CFG_BR2_PRELIM)
 344
 345         uint idx;
 346         volatile immap_t *immap = (immap_t *)CFG_IMMR;
 347         volatile ccsr_lbc_t *lbc = &immap->im_lbc;
 348         uint *sdram_addr = (uint *)CFG_LBC_SDRAM_BASE;
 349         uint cpu_board_rev;
 350         uint lsdmr_common;
 351
 352         puts("    SDRAM: ");
 353
 354         print_size (CFG_LBC_SDRAM_SIZE * 1024 * 1024, "\n");
 355
 356         /*
 357          * Setup SDRAM Base and Option Registers
 358          */
 359         lbc->or2 = CFG_OR2_PRELIM;
 360         asm("msync");
 361
 362         lbc->br2 = CFG_BR2_PRELIM;
 363         asm("msync");
 364
 365         lbc->lbcr = CFG_LBC_LBCR;
 366         asm("msync");
 367
 368
 369         lbc->lsrt = CFG_LBC_LSRT;
 370         lbc->mrtpr = CFG_LBC_MRTPR;
 371         asm("msync");
 372
 373         /*
 374          * Determine which address lines to use baed on CPU board rev.
 375          */
 376         cpu_board_rev = get_cpu_board_revision();
 377         lsdmr_common = CFG_LBC_LSDMR_COMMON;
 378         if (cpu_board_rev == MPC85XX_CPU_BOARD_REV_1_0) {
 379                 lsdmr_common |= CFG_LBC_LSDMR_BSMA1617;
 380         } else if (cpu_board_rev == MPC85XX_CPU_BOARD_REV_1_1) {
 381                 lsdmr_common |= CFG_LBC_LSDMR_BSMA1516;
 382         } else {
 383                 /*
 384                  * Assume something unable to identify itself is
 385                  * really old, and likely has lines 16/17 mapped.
 386                  */
 387                 lsdmr_common |= CFG_LBC_LSDMR_BSMA1617;
 388         }
 389
 390         /*
 391          * Issue PRECHARGE ALL command.
 392          */
 393         lbc->lsdmr = lsdmr_common | CFG_LBC_LSDMR_OP_PCHALL;
 394         asm("sync;msync");
 395         *sdram_addr = 0xff;
 396         ppcDcbf((unsigned long) sdram_addr);
 397         udelay(100);
 398
 399         /*
 400          * Issue 8 AUTO REFRESH commands.
 401          */
 402         for (idx = 0; idx < 8; idx++) {
 403                 lbc->lsdmr = lsdmr_common | CFG_LBC_LSDMR_OP_ARFRSH;
 404                 asm("sync;msync");
 405                 *sdram_addr = 0xff;
 406                 ppcDcbf((unsigned long) sdram_addr);
 407                 udelay(100);
 408         }
 409
 410         /*
 411          * Issue 8 MODE-set command.
 412          */
 413         lbc->lsdmr = lsdmr_common | CFG_LBC_LSDMR_OP_MRW;
 414         asm("sync;msync");
 415         *sdram_addr = 0xff;
 416         ppcDcbf((unsigned long) sdram_addr);
 417         udelay(100);
 418
 419         /*
 420          * Issue NORMAL OP command.
 421          */
 422         lbc->lsdmr = lsdmr_common | CFG_LBC_LSDMR_OP_NORMAL;
 423         asm("sync;msync");
 424         *sdram_addr = 0xff;
 425         ppcDcbf((unsigned long) sdram_addr);
 426         udelay(200);    /* Overkill. Must wait > 200 bus cycles */
 427
 428 #endif  /* enable SDRAM init */
 429 }
 430
 431 #if defined(CFG_DRAM_TEST)
 432 int
 433 testdram(void)
 434 {
 435         uint *pstart = (uint *) CFG_MEMTEST_START;
 436         uint *pend = (uint *) CFG_MEMTEST_END;
 437         uint *p;
 438
 439         printf("Testing DRAM from 0x%08x to 0x%08x\n",
 440                CFG_MEMTEST_START,
 441                CFG_MEMTEST_END);
 442
 443         printf("DRAM test phase 1:\n");
 444         for (p = pstart; p < pend; p++)
 445                 *p = 0xaaaaaaaa;
 446
 447         for (p = pstart; p < pend; p++) {
 448                 if (*p != 0xaaaaaaaa) {
 449                         printf ("DRAM test fails at: %08x\n", (uint) p);
 450                         return 1;
 451                 }
 452         }
 453
 454         printf("DRAM test phase 2:\n");
 455         for (p = pstart; p < pend; p++)
 456                 *p = 0x55555555;
 457
 458         for (p = pstart; p < pend; p++) {
 459                 if (*p != 0x55555555) {
 460                         printf ("DRAM test fails at: %08x\n", (uint) p);
 461                         return 1;
 462                 }
 463         }
 464
 465         printf("DRAM test passed.\n");
 466         return 0;
 467 }
 468 #endif
 469
 470 #if defined(CONFIG_PCI)
 471
 472 /*
 473  * Initialize PCI Devices, report devices found.
 474  */
 475
 476 #ifndef CONFIG_PCI_PNP
 477 static struct pci_config_table pci_mpc85xxcds_config_table[] = {
 478     { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 479       PCI_IDSEL_NUMBER, PCI_ANY_ID,
 480       pci_cfgfunc_config_device, { PCI_ENET0_IOADDR,
 481                                    PCI_ENET0_MEMADDR,
 482                                    PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER
 483       } },
 484     { }
 485 };
 486 #endif
 487
 488 static struct pci_controller hose = {
 489 #ifndef CONFIG_PCI_PNP
 490         config_table: pci_mpc85xxcds_config_table,
 491 #endif
 492 };
 493
 494 #endif  /* CONFIG_PCI */
 495
 496 void
 497 pci_init_board(void)
 498 {
 499 #ifdef CONFIG_PCI
 500         extern void pci_mpc85xx_init(struct pci_controller *hose);
 501
 502         pci_mpc85xx_init(&hose);
 503 #endif
 504 }