board/atum8548/init.S

   1 /*
   2  * Copyright 2007
   3  * Robert Lazarski, Instituto Atlantico, robertlazarski@gmail.com
   4  * Copyright 2004, 2007 Freescale Semiconductor.
   5  * Copyright 2002,2003, Motorola Inc.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <ppc_asm.tmpl>
  27 #include <ppc_defs.h>
  28 #include <asm/cache.h>
  29 #include <asm/mmu.h>
  30 #include <config.h>
  31 #include <mpc85xx.h>
  32
  33 /*
  34  * TLB0 and TLB1 Entries
  35  *
  36  * Out of reset, TLB1's Entry 0 maps the highest 4K for CCSRBAR.
  37  * However, CCSRBAR is then relocated to CFG_CCSRBAR right after
  38  * these TLB entries are established.
  39  *
  40  * The TLB entries for DDR are dynamically setup in spd_sdram()
  41  * and use TLB1 Entries 8 through 15 as needed according to the
  42  * size of DDR memory.
  43  *
  44  * MAS0: tlbsel, esel, nv
  45  * MAS1: valid, iprot, tid, ts, tsize
  46  * MAS2: epn, x0, x1, w, i, m, g, e
  47  * MAS3: rpn, u0-u3, ux, sx, uw, sw, ur, sr
  48  */
  49
  50 #define entry_start \
  51         mflr    r1      ;       \
  52         bl      0f      ;
  53
  54 #define entry_end \
  55 0:      mflr    r0      ;       \
  56         mtlr    r1      ;       \
  57         blr             ;
  58
  59
  60         .section        .bootpg, "ax"
  61         .globl  tlb1_entry
  62 tlb1_entry:
  63         entry_start
  64
  65         /*
  66          * Number of TLB0 and TLB1 entries in the following table
  67          */
  68         .long (2f-1f)/16
  69
  70 1:
  71 #if (CFG_CCSRBAR_DEFAULT != CFG_CCSRBAR)
  72         /*
  73          * TLB0         4K      Non-cacheable, guarded
  74          * 0xff700000   4K      Initial CCSRBAR mapping
  75          *
  76          * This ends up at a TLB0 Index==0 entry, and must not collide
  77          * with other TLB0 Entries.
  78          */
  79         .long FSL_BOOKE_MAS0(0, 0, 0)
  80         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
  81         .long FSL_BOOKE_MAS2(CFG_CCSRBAR_DEFAULT, (MAS2_I|MAS2_G))
  82         .long FSL_BOOKE_MAS3(CFG_CCSRBAR_DEFAULT, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
  83 #else
  84 #error("Update the number of table entries in tlb1_entry")
  85 #endif
  86
  87         /*
  88          * TLB0         16K     Cacheable, guarded
  89          * Temporary Global data for initialization
  90          *
  91          * Use four 4K TLB0 entries.  These entries must be cacheable
  92          * as they provide the bootstrap memory before the memory
  93          * controler and real memory have been configured.
  94          *
  95          * These entries end up at TLB0 Indicies 0x10, 0x14, 0x18 and 0x1c,
  96          * and must not collide with other TLB0 entries.
  97          */
  98         .long FSL_BOOKE_MAS0(0, 0, 0)
  99         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 100         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR, MAS2_G)
 101         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 102
 103         .long FSL_BOOKE_MAS0(0, 0, 0)
 104         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 105         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 4 * 1024, MAS2_G)
 106         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 4 * 1024, 0,
 107                         (MAS3_SX|MAS3_SW|MAS3_SR))
 108
 109         .long FSL_BOOKE_MAS0(0, 0, 0)
 110         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 111         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 8 * 1024, MAS2_G)
 112         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 8 * 1024, 0,
 113                         (MAS3_SX|MAS3_SW|MAS3_SR))
 114
 115         .long FSL_BOOKE_MAS0(0, 0, 0)
 116         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 117         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 12 * 1024, MAS2_G)
 118         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 12 * 1024, 0,
 119                         (MAS3_SX|MAS3_SW|MAS3_SR))
 120
 121         /* TLB 1 Initializations */
 122         /*
 123          * TLB 0, 1:    128M    Non-cacheable, guarded
 124          * 0xf8000000   128M    FLASH
 125          * Out of reset this entry is only 4K.
 126          */
 127         .long FSL_BOOKE_MAS0(1, 0, 0)
 128         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 129         .long FSL_BOOKE_MAS2(CFG_FLASH_BASE + 0x4000000, (MAS2_I|MAS2_G))
 130         .long FSL_BOOKE_MAS3(CFG_FLASH_BASE + 0x4000000, 0,
 131                         (MAS3_SX|MAS3_SW|MAS3_SR))
 132
 133         .long FSL_BOOKE_MAS0(1, 1, 0)
 134         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 135         .long FSL_BOOKE_MAS2(CFG_FLASH_BASE, (MAS2_I|MAS2_G))
 136         .long FSL_BOOKE_MAS3(CFG_FLASH_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 137
 138         /*
 139          * TLB 2:       1G      Non-cacheable, guarded
 140          * 0x80000000   1G      PCI1/PCIE  8,9,a,b
 141          */
 142         .long FSL_BOOKE_MAS0(1, 2, 0)
 143         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_1G)
 144         .long FSL_BOOKE_MAS2(CFG_PCI_PHYS, (MAS2_I|MAS2_G))
 145         .long FSL_BOOKE_MAS3(CFG_PCI_PHYS, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 146
 147         /*
 148          * TLB 3, 4:    512M    Non-cacheable, guarded
 149          * 0xc0000000   1G      PCI2
 150          */
 151         .long FSL_BOOKE_MAS0(1, 3, 0)
 152         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 153         .long FSL_BOOKE_MAS2(CFG_PCI2_MEM_PHYS, (MAS2_I|MAS2_G))
 154         .long FSL_BOOKE_MAS3(CFG_PCI2_MEM_PHYS, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 155
 156         .long FSL_BOOKE_MAS0(1, 4, 0)
 157         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 158         .long FSL_BOOKE_MAS2(CFG_PCI2_MEM_PHYS + 0x10000000, (MAS2_I|MAS2_G))
 159         .long FSL_BOOKE_MAS3(CFG_PCI2_MEM_PHYS + 0x10000000, 0,
 160                         (MAS3_SX|MAS3_SW|MAS3_SR))
 161
 162         /*
 163          * TLB 5:       64M     Non-cacheable, guarded
 164          * 0xe000_0000  1M      CCSRBAR
 165          * 0xe200_0000  1M      PCI1 IO
 166          * 0xe210_0000  1M      PCI2 IO
 167          * 0xe300_0000  1M      PCIe IO
 168          */
 169         .long FSL_BOOKE_MAS0(1, 5, 0)
 170         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 171         .long FSL_BOOKE_MAS2(CFG_CCSRBAR, (MAS2_I|MAS2_G))
 172         .long FSL_BOOKE_MAS3(CFG_CCSRBAR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 173
 174 2:
 175         entry_end