board/atmel/sama5d27_wlsom1_ek/sama5d27_wlsom1_ek.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2019 Microchip Technology Inc. and its subsidiaries
   4  *
   5  * Author: Nicolas Ferre <nicolas.ferre@microcihp.com>
   6  */
   7
   8 #include <common.h>
   9 #include <debug_uart.h>
  10 #include <init.h>
  11 #include <asm/io.h>
  12 #include <asm/arch/at91_common.h>
  13 #include <asm/arch/atmel_pio4.h>
  14 #include <asm/arch/atmel_mpddrc.h>
  15 #include <asm/arch/atmel_sdhci.h>
  16 #include <asm/arch/clk.h>
  17 #include <asm/arch/gpio.h>
  18 #include <asm/arch/sama5d2.h>
  19
  20 extern void at91_pda_detect(void);
  21
  22 DECLARE_GLOBAL_DATA_PTR;
  23
  24 #ifdef CONFIG_BOARD_LATE_INIT
  25 int board_late_init(void)
  26 {
  27 #ifdef CONFIG_DM_VIDEO
  28         at91_video_show_board_info();
  29 #endif
  30         at91_pda_detect();
  31         return 0;
  32 }
  33 #endif
  34
  35 #ifdef CONFIG_DEBUG_UART_BOARD_INIT
  36 static void board_uart0_hw_init(void)
  37 {
  38         atmel_pio4_set_c_periph(AT91_PIO_PORTB, 26, ATMEL_PIO_PUEN_MASK);       /* URXD0 */
  39         atmel_pio4_set_c_periph(AT91_PIO_PORTB, 27, 0);                         /* UTXD0 */
  40
  41         at91_periph_clk_enable(ATMEL_ID_UART0);
  42 }
  43
  44 void board_debug_uart_init(void)
  45 {
  46         board_uart0_hw_init();
  47 }
  48 #endif
  49
  50 #ifdef CONFIG_BOARD_EARLY_INIT_F
  51 int board_early_init_f(void)
  52 {
  53 #ifdef CONFIG_DEBUG_UART
  54         debug_uart_init();
  55 #endif
  56
  57         return 0;
  58 }
  59 #endif
  60
  61 int board_init(void)
  62 {
  63         /* address of boot parameters */
  64         gd->bd->bi_boot_params = CONFIG_SYS_SDRAM_BASE + 0x100;
  65
  66         return 0;
  67 }
  68
  69 #ifdef CONFIG_MISC_INIT_R
  70 int misc_init_r(void)
  71 {
  72 #ifdef CONFIG_SPI_FLASH_SFDP_SUPPORT
  73         at91_spi_nor_set_ethaddr();
  74 #endif
  75         return 0;
  76 }
  77 #endif
  78
  79 int dram_init(void)
  80 {
  81         gd->ram_size = get_ram_size((void *)CONFIG_SYS_SDRAM_BASE,
  82                                     CONFIG_SYS_SDRAM_SIZE);
  83         return 0;
  84 }
  85
  86 /* SPL */
  87 #ifdef CONFIG_SPL_BUILD
  88
  89 static void board_leds_init(void)
  90 {
  91         atmel_pio4_set_pio_output(AT91_PIO_PORTA, 6, 0); /* RED */
  92         atmel_pio4_set_pio_output(AT91_PIO_PORTA, 7, 1); /* GREEN */
  93         atmel_pio4_set_pio_output(AT91_PIO_PORTA, 8, 0); /* BLUE */
  94 }
  95
  96 #ifdef CONFIG_SD_BOOT
  97 void spl_mmc_init(void)
  98 {
  99         atmel_pio4_set_a_periph(AT91_PIO_PORTA, 1, 0);  /* CMD */
 100         atmel_pio4_set_a_periph(AT91_PIO_PORTA, 2, 0);  /* DAT0 */
 101         atmel_pio4_set_a_periph(AT91_PIO_PORTA, 3, 0);  /* DAT1 */
 102         atmel_pio4_set_a_periph(AT91_PIO_PORTA, 4, 0);  /* DAT2 */
 103         atmel_pio4_set_a_periph(AT91_PIO_PORTA, 5, 0);  /* DAT3 */
 104         atmel_pio4_set_a_periph(AT91_PIO_PORTA, 0, 0);  /* CK */
 105         atmel_pio4_set_a_periph(AT91_PIO_PORTA, 13, 0); /* CD */
 106
 107         at91_periph_clk_enable(ATMEL_ID_SDMMC0);
 108 }
 109 #endif
 110
 111 #ifdef CONFIG_QSPI_BOOT
 112 void spl_qspi_init(void)
 113 {
 114         atmel_pio4_set_d_periph(AT91_PIO_PORTB, 5, 0);  /* SCK */
 115         atmel_pio4_set_d_periph(AT91_PIO_PORTB, 6, 0);  /* CS */
 116         atmel_pio4_set_d_periph(AT91_PIO_PORTB, 7, 0);  /* IO0 */
 117         atmel_pio4_set_d_periph(AT91_PIO_PORTB, 8, 0);  /* IO1 */
 118         atmel_pio4_set_d_periph(AT91_PIO_PORTB, 9, 0);  /* IO2 */
 119         atmel_pio4_set_d_periph(AT91_PIO_PORTB, 10, 0); /* IO3 */
 120
 121         at91_periph_clk_enable(ATMEL_ID_QSPI1);
 122 }
 123 #endif
 124
 125 void spl_board_init(void)
 126 {
 127         board_leds_init();
 128 #ifdef CONFIG_SD_BOOT
 129         spl_mmc_init();
 130 #endif
 131 #ifdef CONFIG_QSPI_BOOT
 132         spl_qspi_init();
 133 #endif
 134 }
 135
 136 void spl_display_print(void)
 137 {
 138 }
 139
 140 static void ddrc_conf(struct atmel_mpddrc_config *ddrc)
 141 {
 142         ddrc->md = (ATMEL_MPDDRC_MD_DBW_32_BITS | ATMEL_MPDDRC_MD_LPDDR2_SDRAM);
 143
 144         ddrc->cr = (ATMEL_MPDDRC_CR_NC_COL_9 |
 145                     ATMEL_MPDDRC_CR_NR_ROW_14 |
 146                     ATMEL_MPDDRC_CR_CAS_DDR_CAS3 |
 147                     ATMEL_MPDDRC_CR_ZQ_SHORT |
 148                     ATMEL_MPDDRC_CR_NB_8BANKS |
 149                     ATMEL_MPDDRC_CR_DECOD_INTERLEAVED |
 150                     ATMEL_MPDDRC_CR_UNAL_SUPPORTED);
 151
 152         ddrc->lpddr23_lpr = ATMEL_MPDDRC_LPDDR23_LPR_DS(0x3);
 153
 154         /*
 155          * The AD220032D average time between REFRESH commands (Trefi): 3.9us
 156          * 3.9us * 164MHz = 639.6 = 0x27F.
 157          */
 158         ddrc->rtr = 0x27f;
 159         /* Enable Adjust Refresh Rate */
 160         ddrc->rtr |= ATMEL_MPDDRC_RTR_ADJ_REF;
 161
 162         ddrc->tpr0 = ((7 << ATMEL_MPDDRC_TPR0_TRAS_OFFSET) |
 163                       (3 << ATMEL_MPDDRC_TPR0_TRCD_OFFSET) |
 164                       (4 << ATMEL_MPDDRC_TPR0_TWR_OFFSET) |
 165                       (11 << ATMEL_MPDDRC_TPR0_TRC_OFFSET) |
 166                       (4 << ATMEL_MPDDRC_TPR0_TRP_OFFSET) |
 167                       (2 << ATMEL_MPDDRC_TPR0_TRRD_OFFSET) |
 168                       (2 << ATMEL_MPDDRC_TPR0_TWTR_OFFSET) |
 169                       (5 << ATMEL_MPDDRC_TPR0_TMRD_OFFSET));
 170
 171         ddrc->tpr1 = ((21 << ATMEL_MPDDRC_TPR1_TRFC_OFFSET) |
 172                       (0 << ATMEL_MPDDRC_TPR1_TXSNR_OFFSET) |
 173                       (23 << ATMEL_MPDDRC_TPR1_TXSRD_OFFSET) |
 174                       (2 << ATMEL_MPDDRC_TPR1_TXP_OFFSET));
 175
 176         ddrc->tpr2 = ((0 << ATMEL_MPDDRC_TPR2_TXARD_OFFSET) |
 177                       (0 << ATMEL_MPDDRC_TPR2_TXARDS_OFFSET) |
 178                       (4 << ATMEL_MPDDRC_TPR2_TRPA_OFFSET) |
 179                       (2 << ATMEL_MPDDRC_TPR2_TRTP_OFFSET) |
 180                       (10 << ATMEL_MPDDRC_TPR2_TFAW_OFFSET));
 181
 182         ddrc->tim_cal = ATMEL_MPDDRC_CALR_ZQCS(15);
 183
 184         /*
 185          * According to the sama5d2 datasheet and the following values:
 186          * T Sens = 0.75%/C, V Sens = 0.2%/mV, T driftrate = 1C/sec and V driftrate = 15 mV/s
 187          * Warning: note that the values T driftrate and V driftrate are dependent on
 188          * the application environment.
 189          * ZQCS period is 1.5 / ((0.75 x 1) + (0.2 x 15)) = 0.4s
 190          * If Trefi is 3.9us, we have: 400000 / 3.9 = 102564: we can maximize
 191          * this timer to 0xFFFE.
 192          */
 193         ddrc->cal_mr4 = ATMEL_MPDDRC_CAL_MR4_COUNT_CAL(0xFFFE);
 194
 195         /*
 196          * MR4 Read interval is dependent on the application environment.
 197          * Here, we want to maximize this value as temperature is supposed
 198          * to vary slowly in the application chosen.
 199          * If Trefi is 3.9us, we have:
 200          * (0xFFFE) 65534 x 3.9 = 0.25s between MR4 reads.
 201          */
 202         ddrc->cal_mr4 |= ATMEL_MPDDRC_CAL_MR4_MR4R(0xFFFE);
 203 }
 204
 205 void mem_init(void)
 206 {
 207         struct at91_pmc *pmc = (struct at91_pmc *)ATMEL_BASE_PMC;
 208         struct atmel_mpddr *mpddrc = (struct atmel_mpddr *)ATMEL_BASE_MPDDRC;
 209         struct atmel_mpddrc_config ddrc_config;
 210         u32 reg;
 211
 212         at91_periph_clk_enable(ATMEL_ID_MPDDRC);
 213         writel(AT91_PMC_DDR, &pmc->scer);
 214
 215         ddrc_conf(&ddrc_config);
 216
 217         reg = readl(&mpddrc->io_calibr);
 218         reg &= ~ATMEL_MPDDRC_IO_CALIBR_RDIV;
 219         reg |= ATMEL_MPDDRC_IO_CALIBR_LPDDR2_RZQ_48;
 220         reg &= ~ATMEL_MPDDRC_IO_CALIBR_TZQIO;
 221         reg |= ATMEL_MPDDRC_IO_CALIBR_TZQIO_(100);
 222         writel(reg, &mpddrc->io_calibr);
 223
 224         writel(ATMEL_MPDDRC_RD_DATA_PATH_SHIFT_ONE_CYCLE,
 225                &mpddrc->rd_data_path);
 226
 227         lpddr2_init(ATMEL_BASE_MPDDRC, ATMEL_BASE_DDRCS, &ddrc_config);
 228 }
 229
 230 void at91_pmc_init(void)
 231 {
 232         u32 tmp;
 233
 234         /*
 235          * while coming from the ROM code, we run on PLLA @ 492 MHz / 164 MHz
 236          * so we need to slow down and configure MCKR accordingly.
 237          * This is why we have a special flavor of the switching function.
 238          */
 239         tmp = AT91_PMC_MCKR_PLLADIV_2 |
 240               AT91_PMC_MCKR_MDIV_3 |
 241               AT91_PMC_MCKR_CSS_MAIN;
 242         at91_mck_init_down(tmp);
 243
 244         tmp = AT91_PMC_PLLAR_29 |
 245               AT91_PMC_PLLXR_PLLCOUNT(0x3f) |
 246               AT91_PMC_PLLXR_MUL(40) |
 247               AT91_PMC_PLLXR_DIV(1);
 248         at91_plla_init(tmp);
 249
 250         tmp = AT91_PMC_MCKR_H32MXDIV |
 251               AT91_PMC_MCKR_PLLADIV_2 |
 252               AT91_PMC_MCKR_MDIV_3 |
 253               AT91_PMC_MCKR_CSS_PLLA;
 254         at91_mck_init(tmp);
 255 }
 256 #endif