Merge branch 'master' of /home/stefan/git/u-boot/u-boot
[platform/kernel/u-boot.git] / board / amcc / sequoia / sequoia.c
1 /*
2  * (C) Copyright 2006-2007
3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
4  *
5  * (C) Copyright 2006
6  * Jacqueline Pira-Ferriol, AMCC/IBM, jpira-ferriol@fr.ibm.com
7  * Alain Saurel,            AMCC/IBM, alain.saurel@fr.ibm.com
8  *
9  * This program is free software; you can redistribute it and/or
10  * modify it under the terms of the GNU General Public License as
11  * published by the Free Software Foundation; either version 2 of
12  * the License, or (at your option) any later version.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  * You should have received a copy of the GNU General Public License
20  * along with this program; if not, write to the Free Software
21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
22  * MA 02111-1307 USA
23  */
24
25 #include <common.h>
26 #include <libfdt.h>
27 #include <fdt_support.h>
28 #include <ppc440.h>
29 #include <asm/gpio.h>
30 #include <asm/processor.h>
31 #include <asm/io.h>
32 #include <asm/bitops.h>
33 #include <asm/ppc4xx-intvec.h>
34
35 DECLARE_GLOBAL_DATA_PTR;
36
37 extern flash_info_t flash_info[CFG_MAX_FLASH_BANKS]; /* info for FLASH chips */
38
39 ulong flash_get_size (ulong base, int banknum);
40
41 int board_early_init_f(void)
42 {
43         u32 sdr0_cust0;
44         u32 sdr0_pfc1, sdr0_pfc2;
45         u32 reg;
46
47         mtdcr(ebccfga, xbcfg);
48         mtdcr(ebccfgd, 0xb8400000);
49
50         /*
51          * Setup the interrupt controller polarities, triggers, etc.
52          */
53         mtdcr(uic0sr, 0xffffffff);      /* clear all */
54         mtdcr(uic0er, 0x00000000);      /* disable all */
55         mtdcr(uic0cr, 0x00000005);      /* ATI & UIC1 crit are critical */
56         mtdcr(uic0pr, 0xfffff7ff);      /* per ref-board manual */
57         mtdcr(uic0tr, 0x00000000);      /* per ref-board manual */
58         mtdcr(uic0vr, 0x00000000);      /* int31 highest, base=0x000 */
59         mtdcr(uic0sr, 0xffffffff);      /* clear all */
60
61         mtdcr(uic1sr, 0xffffffff);      /* clear all */
62         mtdcr(uic1er, 0x00000000);      /* disable all */
63         mtdcr(uic1cr, 0x00000000);      /* all non-critical */
64         mtdcr(uic1pr, 0xffffffff);      /* per ref-board manual */
65         mtdcr(uic1tr, 0x00000000);      /* per ref-board manual */
66         mtdcr(uic1vr, 0x00000000);      /* int31 highest, base=0x000 */
67         mtdcr(uic1sr, 0xffffffff);      /* clear all */
68
69         mtdcr(uic2sr, 0xffffffff);      /* clear all */
70         mtdcr(uic2er, 0x00000000);      /* disable all */
71         mtdcr(uic2cr, 0x00000000);      /* all non-critical */
72         mtdcr(uic2pr, 0xffffffff);      /* per ref-board manual */
73         mtdcr(uic2tr, 0x00000000);      /* per ref-board manual */
74         mtdcr(uic2vr, 0x00000000);      /* int31 highest, base=0x000 */
75         mtdcr(uic2sr, 0xffffffff);      /* clear all */
76
77         /* 50MHz tmrclk */
78         out_8((u8 *) CFG_BCSR_BASE + 0x04, 0x00);
79
80         /* clear write protects */
81         out_8((u8 *) CFG_BCSR_BASE + 0x07, 0x00);
82
83         /* enable Ethernet */
84         out_8((u8 *) CFG_BCSR_BASE + 0x08, 0x00);
85
86         /* enable USB device */
87         out_8((u8 *) CFG_BCSR_BASE + 0x09, 0x20);
88
89         /* select Ethernet (and optionally IIC1) pins */
90         mfsdr(SDR0_PFC1, sdr0_pfc1);
91         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_SELECT_MASK) |
92                 SDR0_PFC1_SELECT_CONFIG_4;
93 #ifdef CONFIG_I2C_MULTI_BUS
94         sdr0_pfc1 |= ((sdr0_pfc1 & ~SDR0_PFC1_SIS_MASK) | SDR0_PFC1_SIS_IIC1_SEL);
95 #endif
96         /* Two UARTs, so we need 4-pin mode.  Also, we want CTS/RTS mode. */
97         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_U0IM_MASK) | SDR0_PFC1_U0IM_4PINS;
98         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_U0ME_MASK) | SDR0_PFC1_U0ME_CTS_RTS;
99         sdr0_pfc1 = (sdr0_pfc1 & ~SDR0_PFC1_U1ME_MASK) | SDR0_PFC1_U1ME_CTS_RTS;
100
101         mfsdr(SDR0_PFC2, sdr0_pfc2);
102         sdr0_pfc2 = (sdr0_pfc2 & ~SDR0_PFC2_SELECT_MASK) |
103                 SDR0_PFC2_SELECT_CONFIG_4;
104         mtsdr(SDR0_PFC2, sdr0_pfc2);
105         mtsdr(SDR0_PFC1, sdr0_pfc1);
106
107         /* PCI arbiter enabled */
108         mfsdr(sdr_pci0, reg);
109         mtsdr(sdr_pci0, 0x80000000 | reg);
110
111         /* setup NAND FLASH */
112         mfsdr(SDR0_CUST0, sdr0_cust0);
113         sdr0_cust0 = SDR0_CUST0_MUX_NDFC_SEL    |
114                 SDR0_CUST0_NDFC_ENABLE          |
115                 SDR0_CUST0_NDFC_BW_8_BIT        |
116                 SDR0_CUST0_NDFC_ARE_MASK        |
117                 (0x80000000 >> (28 + CFG_NAND_CS));
118         mtsdr(SDR0_CUST0, sdr0_cust0);
119
120         return 0;
121 }
122
123 int misc_init_r(void)
124 {
125         uint pbcr;
126         int size_val = 0;
127         u32 reg;
128 #ifdef CONFIG_440EPX
129         unsigned long usb2d0cr = 0;
130         unsigned long usb2phy0cr, usb2h0cr = 0;
131         unsigned long sdr0_pfc1;
132         char *act = getenv("usbact");
133 #endif
134
135         /* Re-do flash sizing to get full correct info */
136
137         /* adjust flash start and offset */
138         gd->bd->bi_flashstart = 0 - gd->bd->bi_flashsize;
139         gd->bd->bi_flashoffset = 0;
140
141 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
142         mtdcr(ebccfga, pb3cr);
143 #else
144         mtdcr(ebccfga, pb0cr);
145 #endif
146         pbcr = mfdcr(ebccfgd);
147         size_val = ffs(gd->bd->bi_flashsize) - 21;
148         pbcr = (pbcr & 0x0001ffff) | gd->bd->bi_flashstart | (size_val << 17);
149 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
150         mtdcr(ebccfga, pb3cr);
151 #else
152         mtdcr(ebccfga, pb0cr);
153 #endif
154         mtdcr(ebccfgd, pbcr);
155
156         /*
157          * Re-check to get correct base address
158          */
159         flash_get_size(gd->bd->bi_flashstart, 0);
160
161 #ifdef CFG_ENV_IS_IN_FLASH
162         /* Monitor protection ON by default */
163         (void)flash_protect(FLAG_PROTECT_SET,
164                             -CFG_MONITOR_LEN,
165                             0xffffffff,
166                             &flash_info[0]);
167
168         /* Env protection ON by default */
169         (void)flash_protect(FLAG_PROTECT_SET,
170                             CFG_ENV_ADDR_REDUND,
171                             CFG_ENV_ADDR_REDUND + 2*CFG_ENV_SECT_SIZE - 1,
172                             &flash_info[0]);
173 #endif
174
175         /*
176          * USB suff...
177          */
178 #ifdef CONFIG_440EPX
179         if (act == NULL || strcmp(act, "hostdev") == 0) {
180                 /* SDR Setting */
181                 mfsdr(SDR0_PFC1, sdr0_pfc1);
182                 mfsdr(SDR0_USB2D0CR, usb2d0cr);
183                 mfsdr(SDR0_USB2PHY0CR, usb2phy0cr);
184                 mfsdr(SDR0_USB2H0CR, usb2h0cr);
185
186                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_XOCLK_MASK;
187                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_XOCLK_EXTERNAL;
188                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_WDINT_MASK;
189                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_WDINT_16BIT_30MHZ;
190                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DVBUS_MASK;
191                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DVBUS_PURDIS;
192                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DWNSTR_MASK;
193                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DWNSTR_HOST;
194                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_UTMICN_MASK;
195                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_UTMICN_HOST;
196
197                 /*
198                  * An 8-bit/60MHz interface is the only possible alternative
199                  * when connecting the Device to the PHY
200                  */
201                 usb2h0cr   = usb2h0cr &~SDR0_USB2H0CR_WDINT_MASK;
202                 usb2h0cr   = usb2h0cr | SDR0_USB2H0CR_WDINT_16BIT_30MHZ;
203
204                 /*
205                  * To enable the USB 2.0 Device function
206                  * through the UTMI interface
207                  */
208                 usb2d0cr = usb2d0cr &~SDR0_USB2D0CR_USB2DEV_EBC_SEL_MASK;
209                 usb2d0cr = usb2d0cr | SDR0_USB2D0CR_USB2DEV_SELECTION;
210
211                 sdr0_pfc1 = sdr0_pfc1 &~SDR0_PFC1_UES_MASK;
212                 sdr0_pfc1 = sdr0_pfc1 | SDR0_PFC1_UES_USB2D_SEL;
213
214                 mtsdr(SDR0_PFC1, sdr0_pfc1);
215                 mtsdr(SDR0_USB2D0CR, usb2d0cr);
216                 mtsdr(SDR0_USB2PHY0CR, usb2phy0cr);
217                 mtsdr(SDR0_USB2H0CR, usb2h0cr);
218
219                 /*clear resets*/
220                 udelay (1000);
221                 mtsdr(SDR0_SRST1, 0x00000000);
222                 udelay (1000);
223                 mtsdr(SDR0_SRST0, 0x00000000);
224
225                 printf("USB:   Host(int phy) Device(ext phy)\n");
226
227         } else if (strcmp(act, "dev") == 0) {
228                 /*-------------------PATCH-------------------------------*/
229                 mfsdr(SDR0_USB2PHY0CR, usb2phy0cr);
230
231                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_XOCLK_MASK;
232                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_XOCLK_EXTERNAL;
233                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DVBUS_MASK;
234                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DVBUS_PURDIS;
235                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DWNSTR_MASK;
236                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DWNSTR_HOST;
237                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_UTMICN_MASK;
238                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_UTMICN_HOST;
239                 mtsdr(SDR0_USB2PHY0CR, usb2phy0cr);
240
241                 udelay (1000);
242                 mtsdr(SDR0_SRST1, 0x672c6000);
243
244                 udelay (1000);
245                 mtsdr(SDR0_SRST0, 0x00000080);
246
247                 udelay (1000);
248                 mtsdr(SDR0_SRST1, 0x60206000);
249
250                 *(unsigned int *)(0xe0000350) = 0x00000001;
251
252                 udelay (1000);
253                 mtsdr(SDR0_SRST1, 0x60306000);
254                 /*-------------------PATCH-------------------------------*/
255
256                 /* SDR Setting */
257                 mfsdr(SDR0_USB2PHY0CR, usb2phy0cr);
258                 mfsdr(SDR0_USB2H0CR, usb2h0cr);
259                 mfsdr(SDR0_USB2D0CR, usb2d0cr);
260                 mfsdr(SDR0_PFC1, sdr0_pfc1);
261
262                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_XOCLK_MASK;
263                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_XOCLK_EXTERNAL;
264                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_WDINT_MASK;
265                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_WDINT_8BIT_60MHZ;
266                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DVBUS_MASK;
267                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DVBUS_PUREN;
268                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_DWNSTR_MASK;
269                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_DWNSTR_DEV;
270                 usb2phy0cr = usb2phy0cr &~SDR0_USB2PHY0CR_UTMICN_MASK;
271                 usb2phy0cr = usb2phy0cr | SDR0_USB2PHY0CR_UTMICN_DEV;
272
273                 usb2h0cr   = usb2h0cr &~SDR0_USB2H0CR_WDINT_MASK;
274                 usb2h0cr   = usb2h0cr | SDR0_USB2H0CR_WDINT_8BIT_60MHZ;
275
276                 usb2d0cr = usb2d0cr &~SDR0_USB2D0CR_USB2DEV_EBC_SEL_MASK;
277                 usb2d0cr = usb2d0cr | SDR0_USB2D0CR_EBC_SELECTION;
278
279                 sdr0_pfc1 = sdr0_pfc1 &~SDR0_PFC1_UES_MASK;
280                 sdr0_pfc1 = sdr0_pfc1 | SDR0_PFC1_UES_EBCHR_SEL;
281
282                 mtsdr(SDR0_USB2H0CR, usb2h0cr);
283                 mtsdr(SDR0_USB2PHY0CR, usb2phy0cr);
284                 mtsdr(SDR0_USB2D0CR, usb2d0cr);
285                 mtsdr(SDR0_PFC1, sdr0_pfc1);
286
287                 /* clear resets */
288                 udelay (1000);
289                 mtsdr(SDR0_SRST1, 0x00000000);
290                 udelay (1000);
291                 mtsdr(SDR0_SRST0, 0x00000000);
292
293                 printf("USB:   Device(int phy)\n");
294         }
295 #endif /* CONFIG_440EPX */
296
297         mfsdr(SDR0_SRST1, reg);         /* enable security/kasumi engines */
298         reg &= ~(SDR0_SRST1_CRYP0 | SDR0_SRST1_KASU0);
299         mtsdr(SDR0_SRST1, reg);
300
301         /*
302          * Clear PLB4A0_ACR[WRP]
303          * This fix will make the MAL burst disabling patch for the Linux
304          * EMAC driver obsolete.
305          */
306         reg = mfdcr(plb4_acr) & ~PLB4_ACR_WRP;
307         mtdcr(plb4_acr, reg);
308
309         return 0;
310 }
311
312 int checkboard(void)
313 {
314         char *s = getenv("serial#");
315         u8 rev;
316         u8 val;
317
318 #ifdef CONFIG_440EPX
319         printf("Board: Sequoia - AMCC PPC440EPx Evaluation Board");
320 #else
321         printf("Board: Rainier - AMCC PPC440GRx Evaluation Board");
322 #endif
323
324         rev = in_8((void *)(CFG_BCSR_BASE + 0));
325         val = in_8((void *)(CFG_BCSR_BASE + 5)) & CFG_BCSR5_PCI66EN;
326         printf(", Rev. %X, PCI=%d MHz", rev, val ? 66 : 33);
327
328         if (s != NULL) {
329                 puts(", serial# ");
330                 puts(s);
331         }
332         putc('\n');
333
334         return (0);
335 }
336
337 #if defined(CONFIG_PCI) && defined(CONFIG_PCI_PNP)
338 /*
339  * Assign interrupts to PCI devices.
340  */
341 void sequoia_pci_fixup_irq(struct pci_controller *hose, pci_dev_t dev)
342 {
343         pci_hose_write_config_byte(hose, dev, PCI_INTERRUPT_LINE, VECNUM_EIR2);
344 }
345 #endif
346
347 /*
348  * pci_pre_init
349  *
350  * This routine is called just prior to registering the hose and gives
351  * the board the opportunity to check things. Returning a value of zero
352  * indicates that things are bad & PCI initialization should be aborted.
353  *
354  * Different boards may wish to customize the pci controller structure
355  * (add regions, override default access routines, etc) or perform
356  * certain pre-initialization actions.
357  */
358 #if defined(CONFIG_PCI)
359 int pci_pre_init(struct pci_controller *hose)
360 {
361         unsigned long addr;
362
363         /*
364          * Set priority for all PLB3 devices to 0.
365          * Set PLB3 arbiter to fair mode.
366          */
367         mfsdr(sdr_amp1, addr);
368         mtsdr(sdr_amp1, (addr & 0x000000FF) | 0x0000FF00);
369         addr = mfdcr(plb3_acr);
370         mtdcr(plb3_acr, addr | 0x80000000);
371
372         /*
373          * Set priority for all PLB4 devices to 0.
374          */
375         mfsdr(sdr_amp0, addr);
376         mtsdr(sdr_amp0, (addr & 0x000000FF) | 0x0000FF00);
377         addr = mfdcr(plb4_acr) | 0xa0000000;    /* Was 0x8---- */
378         mtdcr(plb4_acr, addr);
379
380         /*
381          * Set Nebula PLB4 arbiter to fair mode.
382          */
383         /* Segment0 */
384         addr = (mfdcr(plb0_acr) & ~plb0_acr_ppm_mask) | plb0_acr_ppm_fair;
385         addr = (addr & ~plb0_acr_hbu_mask) | plb0_acr_hbu_enabled;
386         addr = (addr & ~plb0_acr_rdp_mask) | plb0_acr_rdp_4deep;
387         addr = (addr & ~plb0_acr_wrp_mask) | plb0_acr_wrp_2deep;
388         mtdcr(plb0_acr, addr);
389
390         /* Segment1 */
391         addr = (mfdcr(plb1_acr) & ~plb1_acr_ppm_mask) | plb1_acr_ppm_fair;
392         addr = (addr & ~plb1_acr_hbu_mask) | plb1_acr_hbu_enabled;
393         addr = (addr & ~plb1_acr_rdp_mask) | plb1_acr_rdp_4deep;
394         addr = (addr & ~plb1_acr_wrp_mask) | plb1_acr_wrp_2deep;
395         mtdcr(plb1_acr, addr);
396
397 #ifdef CONFIG_PCI_PNP
398         hose->fixup_irq = sequoia_pci_fixup_irq;
399 #endif
400         return 1;
401 }
402 #endif /* defined(CONFIG_PCI) */
403
404 /*
405  * pci_target_init
406  *
407  * The bootstrap configuration provides default settings for the pci
408  * inbound map (PIM). But the bootstrap config choices are limited and
409  * may not be sufficient for a given board.
410  */
411 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
412 void pci_target_init(struct pci_controller *hose)
413 {
414         /*
415          * Set up Direct MMIO registers
416          */
417         /*
418          * PowerPC440EPX PCI Master configuration.
419          * Map one 1Gig range of PLB/processor addresses to PCI memory space.
420          * PLB address 0xA0000000-0xDFFFFFFF
421          *     ==> PCI address 0xA0000000-0xDFFFFFFF
422          * Use byte reversed out routines to handle endianess.
423          * Make this region non-prefetchable.
424          */
425         out32r(PCIX0_PMM0MA, 0x00000000);       /* PMM0 Mask/Attribute */
426                                                 /* - disabled b4 setting */
427         out32r(PCIX0_PMM0LA, CFG_PCI_MEMBASE);  /* PMM0 Local Address */
428         out32r(PCIX0_PMM0PCILA, CFG_PCI_MEMBASE); /* PMM0 PCI Low Address */
429         out32r(PCIX0_PMM0PCIHA, 0x00000000);    /* PMM0 PCI High Address */
430         out32r(PCIX0_PMM0MA, 0xE0000001);       /* 512M + No prefetching, */
431                                                 /* and enable region */
432
433         out32r(PCIX0_PMM1MA, 0x00000000);       /* PMM0 Mask/Attribute */
434                                                 /* - disabled b4 setting */
435         out32r(PCIX0_PMM1LA, CFG_PCI_MEMBASE2); /* PMM0 Local Address */
436         out32r(PCIX0_PMM1PCILA, CFG_PCI_MEMBASE2); /* PMM0 PCI Low Address */
437         out32r(PCIX0_PMM1PCIHA, 0x00000000);    /* PMM0 PCI High Address */
438         out32r(PCIX0_PMM1MA, 0xE0000001);       /* 512M + No prefetching, */
439                                                 /* and enable region */
440
441         out32r(PCIX0_PTM1MS, 0x00000001);       /* Memory Size/Attribute */
442         out32r(PCIX0_PTM1LA, 0);                /* Local Addr. Reg */
443         out32r(PCIX0_PTM2MS, 0);                /* Memory Size/Attribute */
444         out32r(PCIX0_PTM2LA, 0);                /* Local Addr. Reg */
445
446         /*
447          * Set up Configuration registers
448          */
449
450         /* Program the board's subsystem id/vendor id */
451         pci_write_config_word(0, PCI_SUBSYSTEM_VENDOR_ID,
452                               CFG_PCI_SUBSYS_VENDORID);
453         pci_write_config_word(0, PCI_SUBSYSTEM_ID, CFG_PCI_SUBSYS_ID);
454
455         /* Configure command register as bus master */
456         pci_write_config_word(0, PCI_COMMAND, PCI_COMMAND_MASTER);
457
458         /* 240nS PCI clock */
459         pci_write_config_word(0, PCI_LATENCY_TIMER, 1);
460
461         /* No error reporting */
462         pci_write_config_word(0, PCI_ERREN, 0);
463
464         pci_write_config_dword(0, PCI_BRDGOPT2, 0x00000101);
465
466 }
467 #endif /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
468
469 #if defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT)
470 void pci_master_init(struct pci_controller *hose)
471 {
472         unsigned short temp_short;
473
474         /*
475          * Write the PowerPC440 EP PCI Configuration regs.
476          * Enable PowerPC440 EP to be a master on the PCI bus (PMM).
477          * Enable PowerPC440 EP to act as a PCI memory target (PTM).
478          */
479         pci_read_config_word(0, PCI_COMMAND, &temp_short);
480         pci_write_config_word(0, PCI_COMMAND,
481                               temp_short | PCI_COMMAND_MASTER |
482                               PCI_COMMAND_MEMORY);
483 }
484 #endif /* defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT) */
485
486 /*
487  * is_pci_host
488  *
489  * This routine is called to determine if a pci scan should be
490  * performed. With various hardware environments (especially cPCI and
491  * PPMC) it's insufficient to depend on the state of the arbiter enable
492  * bit in the strap register, or generic host/adapter assumptions.
493  *
494  * Rather than hard-code a bad assumption in the general 440 code, the
495  * 440 pci code requires the board to decide at runtime.
496  *
497  * Return 0 for adapter mode, non-zero for host (monarch) mode.
498  */
499 #if defined(CONFIG_PCI)
500 int is_pci_host(struct pci_controller *hose)
501 {
502         /* Cactus is always configured as host. */
503         return (1);
504 }
505 #endif /* defined(CONFIG_PCI) */
506
507 #if defined(CONFIG_POST)
508 /*
509  * Returns 1 if keys pressed to start the power-on long-running tests
510  * Called from board_init_f().
511  */
512 int post_hotkeys_pressed(void)
513 {
514         return 0;       /* No hotkeys supported */
515 }
516 #endif /* CONFIG_POST */