board/amcc/bamboo/bamboo.c

   1 /*
   2  * (C) Copyright 2005
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <asm/processor.h>
  26 #include <spd_sdram.h>
  27
  28 int board_early_init_f(void)
  29 {
  30         register uint reg;
  31
  32         /*--------------------------------------------------------------------
  33          * Setup the external bus controller/chip selects
  34          *-------------------------------------------------------------------*/
  35         mtdcr(ebccfga, xbcfg);
  36         reg = mfdcr(ebccfgd);
  37         mtdcr(ebccfgd, reg | 0x04000000);       /* Set ATC */
  38
  39 #if 0 /* test-only */
  40         mtebc(pb0ap, 0x03017300);       /* FLASH/SRAM */
  41         mtebc(pb0cr, 0xfe0ba000);       /* BAS=0xfe0 32MB r/w 16-bit */
  42
  43         mtebc(pb1ap, 0x00000000);
  44         mtebc(pb1cr, 0x00000000);
  45
  46         mtebc(pb2ap, 0x04814500);
  47         /*CPLD*/ mtebc(pb2cr, 0x80018000);      /*BAS=0x800 1MB r/w 8-bit */
  48 #else
  49         mtebc(pb0ap, 0x04055200);       /* FLASH/SRAM */
  50         mtebc(pb0cr, 0xfff18000);       /* BAS=0xfe0 1MB r/w 8-bit */
  51 #endif
  52
  53         mtebc(pb3ap, 0x00000000);
  54         mtebc(pb3cr, 0x00000000);
  55
  56         mtebc(pb4ap, 0x00000000);
  57         mtebc(pb4cr, 0x00000000);
  58
  59         mtebc(pb5ap, 0x00000000);
  60         mtebc(pb5cr, 0x00000000);
  61
  62         /*--------------------------------------------------------------------
  63          * Setup the interrupt controller polarities, triggers, etc.
  64          *-------------------------------------------------------------------*/
  65         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  66         mtdcr(uic0er, 0x00000000);      /* disable all */
  67         mtdcr(uic0cr, 0x00000009);      /* ATI & UIC1 crit are critical */
  68         mtdcr(uic0pr, 0xfffffe13);      /* per ref-board manual */
  69         mtdcr(uic0tr, 0x01c00008);      /* per ref-board manual */
  70         mtdcr(uic0vr, 0x00000001);      /* int31 highest, base=0x000 */
  71         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  72
  73         mtdcr(uic1sr, 0xffffffff);      /* clear all */
  74         mtdcr(uic1er, 0x00000000);      /* disable all */
  75         mtdcr(uic1cr, 0x00000000);      /* all non-critical */
  76         mtdcr(uic1pr, 0xffffe0ff);      /* per ref-board manual */
  77         mtdcr(uic1tr, 0x00ffc000);      /* per ref-board manual */
  78         mtdcr(uic1vr, 0x00000001);      /* int31 highest, base=0x000 */
  79         mtdcr(uic1sr, 0xffffffff);      /* clear all */
  80
  81         /*--------------------------------------------------------------------
  82          * Setup the GPIO pins
  83          *-------------------------------------------------------------------*/
  84         /*CPLD cs */
  85         /*setup Address lines for flash sizes larger than 16Meg. */
  86         out32(GPIO0_OSRL, in32(GPIO0_OSRL) | 0x40010000);
  87         out32(GPIO0_TSRL, in32(GPIO0_TSRL) | 0x40010000);
  88         out32(GPIO0_ISR1L, in32(GPIO0_ISR1L) | 0x40000000);
  89
  90         /*setup emac */
  91         out32(GPIO0_TCR, in32(GPIO0_TCR) | 0xC080);
  92         out32(GPIO0_TSRL, in32(GPIO0_TSRL) | 0x40);
  93         out32(GPIO0_ISR1L, in32(GPIO0_ISR1L) | 0x55);
  94         out32(GPIO0_OSRH, in32(GPIO0_OSRH) | 0x50004000);
  95         out32(GPIO0_ISR1H, in32(GPIO0_ISR1H) | 0x00440000);
  96
  97         /*UART1 */
  98         out32(GPIO1_TCR, in32(GPIO1_TCR) | 0x02000000);
  99         out32(GPIO1_OSRL, in32(GPIO1_OSRL) | 0x00080000);
 100         out32(GPIO1_ISR2L, in32(GPIO1_ISR2L) | 0x00010000);
 101
 102         /*setup USB 2.0 */
 103         out32(GPIO1_TCR, in32(GPIO1_TCR) | 0xc0000000);
 104         out32(GPIO1_OSRL, in32(GPIO1_OSRL) | 0x50000000);
 105         out32(GPIO0_TCR, in32(GPIO0_TCR) | 0xf);
 106         out32(GPIO0_OSRH, in32(GPIO0_OSRH) | 0xaa);
 107         out32(GPIO0_ISR2H, in32(GPIO0_ISR2H) | 0x00000500);
 108
 109         /*--------------------------------------------------------------------
 110          * Setup other serial configuration
 111          *-------------------------------------------------------------------*/
 112         mfsdr(sdr_pci0, reg);
 113         mtsdr(sdr_pci0, 0x80000000 | reg);      /* PCI arbiter enabled */
 114         mtsdr(sdr_pfc0, 0x00003e00);    /* Pin function */
 115         mtsdr(sdr_pfc1, 0x00048000);    /* Pin function: UART0 has 4 pins */
 116
 117 #if 0 /* test-only */
 118         /*clear tmrclk divisor */
 119         *(unsigned char *)(CFG_BCSR_BASE | 0x04) = 0x00;
 120
 121         /*enable ethernet */
 122         *(unsigned char *)(CFG_BCSR_BASE | 0x08) = 0xf0;
 123
 124         /*enable usb 1.1 fs device and remove usb 2.0 reset */
 125         *(unsigned char *)(CFG_BCSR_BASE | 0x09) = 0x00;
 126
 127         /*get rid of flash write protect */
 128         *(unsigned char *)(CFG_BCSR_BASE | 0x07) = 0x40;
 129 #endif
 130
 131         return 0;
 132 }
 133
 134 int checkboard(void)
 135 {
 136         sys_info_t sysinfo;
 137         unsigned char *s = getenv("serial#");
 138
 139         get_sys_info(&sysinfo);
 140
 141         printf("Board: Bamboo - AMCC PPC440EP Evaluation Board");
 142         if (s != NULL) {
 143                 puts(", serial# ");
 144                 puts(s);
 145         }
 146         putc('\n');
 147
 148         printf("\tVCO: %lu MHz\n", sysinfo.freqVCOMhz / 1000000);
 149         printf("\tCPU: %lu MHz\n", sysinfo.freqProcessor / 1000000);
 150         printf("\tPLB: %lu MHz\n", sysinfo.freqPLB / 1000000);
 151         printf("\tOPB: %lu MHz\n", sysinfo.freqOPB / 1000000);
 152         printf("\tEPB: %lu MHz\n", sysinfo.freqEPB / 1000000);
 153         return (0);
 154 }
 155
 156 /*************************************************************************
 157  *  sdram_init -- doesn't use serial presence detect.
 158  *
 159  *  Assumes:    256 MB, ECC, non-registered
 160  *              PLB @ 133 MHz
 161  *
 162  ************************************************************************/
 163 void sdram_init(void)
 164 {
 165         register uint reg;
 166
 167         /*--------------------------------------------------------------------
 168          * Setup some default
 169          *------------------------------------------------------------------*/
 170         mtsdram(mem_uabba, 0x00000000); /* ubba=0 (default)             */
 171         mtsdram(mem_slio, 0x00000000);  /* rdre=0 wrre=0 rarw=0         */
 172         mtsdram(mem_devopt, 0x00000000);        /* dll=0 ds=0 (normal)          */
 173         mtsdram(mem_clktr, 0x40000000); /* ?? */
 174         mtsdram(mem_wddctr, 0x40000000);        /* ?? */
 175
 176         /*clear this first, if the DDR is enabled by a debugger
 177            then you can not make changes. */
 178         mtsdram(mem_cfg0, 0x00000000);  /* Disable EEC */
 179
 180         /*--------------------------------------------------------------------
 181          * Setup for board-specific specific mem
 182          *------------------------------------------------------------------*/
 183         /*
 184          * Following for CAS Latency = 2.5 @ 133 MHz PLB
 185          */
 186         mtsdram(mem_b0cr, 0x000a4001);  /* SDBA=0x000 128MB, Mode 3, enabled */
 187         mtsdram(mem_b1cr, 0x080a4001);  /* SDBA=0x080 128MB, Mode 3, enabled */
 188
 189         mtsdram(mem_tr0, 0x410a4012);   /* ?? */
 190         mtsdram(mem_tr1, 0x8080080b);   /* ?? */
 191         mtsdram(mem_rtr, 0x04080000);   /* ?? */
 192         mtsdram(mem_cfg1, 0x00000000);  /* Self-refresh exit, disable PM    */
 193         mtsdram(mem_cfg0, 0x34000000);  /* Disable EEC */
 194         udelay(400);            /* Delay 200 usecs (min)            */
 195
 196         /*--------------------------------------------------------------------
 197          * Enable the controller, then wait for DCEN to complete
 198          *------------------------------------------------------------------*/
 199         mtsdram(mem_cfg0, 0x84000000);  /* Enable */
 200
 201         for (;;) {
 202                 mfsdram(mem_mcsts, reg);
 203                 if (reg & 0x80000000)
 204                         break;
 205         }
 206 }
 207
 208 /*************************************************************************
 209  *  long int initdram
 210  *
 211  ************************************************************************/
 212 long int initdram(int board)
 213 {
 214         sdram_init();
 215         return CFG_SDRAM_BANKS * (CFG_KBYTES_SDRAM * 1024);     /* return bytes */
 216 }
 217
 218 #if defined(CFG_DRAM_TEST)
 219 int testdram(void)
 220 {
 221         unsigned long *mem = (unsigned long *)0;
 222         const unsigned long kend = (1024 / sizeof(unsigned long));
 223         unsigned long k, n;
 224
 225         mtmsr(0);
 226
 227         for (k = 0; k < CFG_KBYTES_SDRAM;
 228              ++k, mem += (1024 / sizeof(unsigned long))) {
 229                 if ((k & 1023) == 0) {
 230                         printf("%3d MB\r", k / 1024);
 231                 }
 232
 233                 memset(mem, 0xaaaaaaaa, 1024);
 234                 for (n = 0; n < kend; ++n) {
 235                         if (mem[n] != 0xaaaaaaaa) {
 236                                 printf("SDRAM test fails at: %08x\n",
 237                                        (uint) & mem[n]);
 238                                 return 1;
 239                         }
 240                 }
 241
 242                 memset(mem, 0x55555555, 1024);
 243                 for (n = 0; n < kend; ++n) {
 244                         if (mem[n] != 0x55555555) {
 245                                 printf("SDRAM test fails at: %08x\n",
 246                                        (uint) & mem[n]);
 247                                 return 1;
 248                         }
 249                 }
 250         }
 251         printf("SDRAM test passes\n");
 252         return 0;
 253 }
 254 #endif
 255
 256 /*************************************************************************
 257  *  pci_pre_init
 258  *
 259  *  This routine is called just prior to registering the hose and gives
 260  *  the board the opportunity to check things. Returning a value of zero
 261  *  indicates that things are bad & PCI initialization should be aborted.
 262  *
 263  *      Different boards may wish to customize the pci controller structure
 264  *      (add regions, override default access routines, etc) or perform
 265  *      certain pre-initialization actions.
 266  *
 267  ************************************************************************/
 268 #if defined(CONFIG_PCI) && defined(CFG_PCI_PRE_INIT)
 269 int pci_pre_init(struct pci_controller *hose)
 270 {
 271         unsigned long strap;
 272         unsigned long addr;
 273
 274         /*--------------------------------------------------------------------------+
 275          *      Bamboo is always configured as the host & requires the
 276          *      PCI arbiter to be enabled.
 277          *--------------------------------------------------------------------------*/
 278         mfsdr(sdr_sdstp1, strap);
 279         if ((strap & SDR0_SDSTP1_PAE_MASK) == 0) {
 280                 printf("PCI: SDR0_STRP1[PAE] not set.\n");
 281                 printf("PCI: Configuration aborted.\n");
 282                 return 0;
 283         }
 284
 285         /*-------------------------------------------------------------------------+
 286           | Set priority for all PLB3 devices to 0.
 287           | Set PLB3 arbiter to fair mode.
 288           +-------------------------------------------------------------------------*/
 289         mfsdr(sdr_amp1, addr);
 290         mtsdr(sdr_amp1, (addr & 0x000000FF) | 0x0000FF00);
 291         addr = mfdcr(plb3_acr);
 292         mtdcr(plb3_acr, addr | 0x80000000);
 293
 294         /*-------------------------------------------------------------------------+
 295           | Set priority for all PLB4 devices to 0.
 296           +-------------------------------------------------------------------------*/
 297         mfsdr(sdr_amp0, addr);
 298         mtsdr(sdr_amp0, (addr & 0x000000FF) | 0x0000FF00);
 299         addr = mfdcr(plb4_acr) | 0xa0000000;    /* Was 0x8---- */
 300         mtdcr(plb4_acr, addr);
 301
 302         /*-------------------------------------------------------------------------+
 303           | Set Nebula PLB4 arbiter to fair mode.
 304           +-------------------------------------------------------------------------*/
 305         /* Segment0 */
 306         addr = (mfdcr(plb0_acr) & ~plb0_acr_ppm_mask) | plb0_acr_ppm_fair;
 307         addr = (addr & ~plb0_acr_hbu_mask) | plb0_acr_hbu_enabled;
 308         addr = (addr & ~plb0_acr_rdp_mask) | plb0_acr_rdp_4deep;
 309         addr = (addr & ~plb0_acr_wrp_mask) | plb0_acr_wrp_2deep;
 310         mtdcr(plb0_acr, addr);
 311
 312         /* Segment1 */
 313         addr = (mfdcr(plb1_acr) & ~plb1_acr_ppm_mask) | plb1_acr_ppm_fair;
 314         addr = (addr & ~plb1_acr_hbu_mask) | plb1_acr_hbu_enabled;
 315         addr = (addr & ~plb1_acr_rdp_mask) | plb1_acr_rdp_4deep;
 316         addr = (addr & ~plb1_acr_wrp_mask) | plb1_acr_wrp_2deep;
 317         mtdcr(plb1_acr, addr);
 318
 319         return 1;
 320 }
 321 #endif                          /* defined(CONFIG_PCI) && defined(CFG_PCI_PRE_INIT) */
 322
 323 /*************************************************************************
 324  *  pci_target_init
 325  *
 326  *      The bootstrap configuration provides default settings for the pci
 327  *      inbound map (PIM). But the bootstrap config choices are limited and
 328  *      may not be sufficient for a given board.
 329  *
 330  ************************************************************************/
 331 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
 332 void pci_target_init(struct pci_controller *hose)
 333 {
 334         /*--------------------------------------------------------------------------+
 335          * Set up Direct MMIO registers
 336          *--------------------------------------------------------------------------*/
 337         /*--------------------------------------------------------------------------+
 338           | PowerPC440 EP PCI Master configuration.
 339           | Map one 1Gig range of PLB/processor addresses to PCI memory space.
 340           |   PLB address 0xA0000000-0xDFFFFFFF ==> PCI address 0xA0000000-0xDFFFFFFF
 341           |   Use byte reversed out routines to handle endianess.
 342           | Make this region non-prefetchable.
 343           +--------------------------------------------------------------------------*/
 344         out32r(PCIX0_PMM0MA, 0x00000000);       /* PMM0 Mask/Attribute - disabled b4 setting */
 345         out32r(PCIX0_PMM0LA, CFG_PCI_MEMBASE);  /* PMM0 Local Address */
 346         out32r(PCIX0_PMM0PCILA, CFG_PCI_MEMBASE);       /* PMM0 PCI Low Address */
 347         out32r(PCIX0_PMM0PCIHA, 0x00000000);    /* PMM0 PCI High Address */
 348         out32r(PCIX0_PMM0MA, 0xE0000001);       /* 512M + No prefetching, and enable region */
 349
 350         out32r(PCIX0_PMM1MA, 0x00000000);       /* PMM0 Mask/Attribute - disabled b4 setting */
 351         out32r(PCIX0_PMM1LA, CFG_PCI_MEMBASE2); /* PMM0 Local Address */
 352         out32r(PCIX0_PMM1PCILA, CFG_PCI_MEMBASE2);      /* PMM0 PCI Low Address */
 353         out32r(PCIX0_PMM1PCIHA, 0x00000000);    /* PMM0 PCI High Address */
 354         out32r(PCIX0_PMM1MA, 0xE0000001);       /* 512M + No prefetching, and enable region */
 355
 356         out32r(PCIX0_PTM1MS, 0x00000001);       /* Memory Size/Attribute */
 357         out32r(PCIX0_PTM1LA, 0);        /* Local Addr. Reg */
 358         out32r(PCIX0_PTM2MS, 0);        /* Memory Size/Attribute */
 359         out32r(PCIX0_PTM2LA, 0);        /* Local Addr. Reg */
 360
 361         /*--------------------------------------------------------------------------+
 362          * Set up Configuration registers
 363          *--------------------------------------------------------------------------*/
 364
 365         /* Program the board's subsystem id/vendor id */
 366         pci_write_config_word(0, PCI_SUBSYSTEM_VENDOR_ID,
 367                               CFG_PCI_SUBSYS_VENDORID);
 368         pci_write_config_word(0, PCI_SUBSYSTEM_ID, CFG_PCI_SUBSYS_ID);
 369
 370         /* Configure command register as bus master */
 371         pci_write_config_word(0, PCI_COMMAND, PCI_COMMAND_MASTER);
 372
 373         /* 240nS PCI clock */
 374         pci_write_config_word(0, PCI_LATENCY_TIMER, 1);
 375
 376         /* No error reporting */
 377         pci_write_config_word(0, PCI_ERREN, 0);
 378
 379         pci_write_config_dword(0, PCI_BRDGOPT2, 0x00000101);
 380
 381 }
 382 #endif                          /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
 383
 384 /*************************************************************************
 385  *  pci_master_init
 386  *
 387  ************************************************************************/
 388 #if defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT)
 389 void pci_master_init(struct pci_controller *hose)
 390 {
 391         unsigned short temp_short;
 392
 393         /*--------------------------------------------------------------------------+
 394           | Write the PowerPC440 EP PCI Configuration regs.
 395           |   Enable PowerPC440 EP to be a master on the PCI bus (PMM).
 396           |   Enable PowerPC440 EP to act as a PCI memory target (PTM).
 397           +--------------------------------------------------------------------------*/
 398         pci_read_config_word(0, PCI_COMMAND, &temp_short);
 399         pci_write_config_word(0, PCI_COMMAND,
 400                               temp_short | PCI_COMMAND_MASTER |
 401                               PCI_COMMAND_MEMORY);
 402 }
 403 #endif                          /* defined(CONFIG_PCI) && defined(CFG_PCI_MASTER_INIT) */
 404
 405 /*************************************************************************
 406  *  is_pci_host
 407  *
 408  *      This routine is called to determine if a pci scan should be
 409  *      performed. With various hardware environments (especially cPCI and
 410  *      PPMC) it's insufficient to depend on the state of the arbiter enable
 411  *      bit in the strap register, or generic host/adapter assumptions.
 412  *
 413  *      Rather than hard-code a bad assumption in the general 440 code, the
 414  *      440 pci code requires the board to decide at runtime.
 415  *
 416  *      Return 0 for adapter mode, non-zero for host (monarch) mode.
 417  *
 418  *
 419  ************************************************************************/
 420 #if defined(CONFIG_PCI)
 421 int is_pci_host(struct pci_controller *hose)
 422 {
 423         /* Bamboo is always configured as host. */
 424         return (1);
 425 }
 426 #endif                          /* defined(CONFIG_PCI) */
 427
 428 /*************************************************************************
 429  *  hw_watchdog_reset
 430  *
 431  *      This routine is called to reset (keep alive) the watchdog timer
 432  *
 433  ************************************************************************/
 434 #if defined(CONFIG_HW_WATCHDOG)
 435 void hw_watchdog_reset(void)
 436 {
 437
 438 }
 439 #endif