board/ads5121/ads5121.c

   1 /*
   2  * (C) Copyright 2007 DENX Software Engineering
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  *
  22  */
  23
  24 #include <common.h>
  25 #include <mpc512x.h>
  26 #include <asm/bitops.h>
  27 #include <command.h>
  28 #include <fdt_support.h>
  29 #ifdef CONFIG_MISC_INIT_R
  30 #include <i2c.h>
  31 #endif
  32
  33 /* Clocks in use */
  34 #define SCCR1_CLOCKS_EN (CLOCK_SCCR1_CFG_EN |                           \
  35                          CLOCK_SCCR1_LPC_EN |                           \
  36                          CLOCK_SCCR1_PSC_EN(CONFIG_PSC_CONSOLE) |       \
  37                          CLOCK_SCCR1_PSCFIFO_EN |                       \
  38                          CLOCK_SCCR1_DDR_EN |                           \
  39                          CLOCK_SCCR1_FEC_EN |                           \
  40                          CLOCK_SCCR1_PCI_EN |                           \
  41                          CLOCK_SCCR1_TPR_EN)
  42
  43 #define SCCR2_CLOCKS_EN (CLOCK_SCCR2_MEM_EN |           \
  44                          CLOCK_SCCR2_SPDIF_EN |         \
  45                          CLOCK_SCCR2_DIU_EN |           \
  46                          CLOCK_SCCR2_I2C_EN)
  47
  48 #define CSAW_START(start)       ((start) & 0xFFFF0000)
  49 #define CSAW_STOP(start, size)  (((start) + (size) - 1) >> 16)
  50
  51 long int fixed_sdram(void);
  52
  53 int board_early_init_f (void)
  54 {
  55         volatile immap_t *im = (immap_t *) CFG_IMMR;
  56         u32 lpcaw;
  57
  58         /*
  59          * Initialize Local Window for the CPLD registers access (CS2 selects
  60          * the CPLD chip)
  61          */
  62         im->sysconf.lpcs2aw = CSAW_START(CFG_CPLD_BASE) |
  63                               CSAW_STOP(CFG_CPLD_BASE, CFG_CPLD_SIZE);
  64         im->lpc.cs_cfg[2] = CFG_CS2_CFG;
  65
  66         /*
  67          * According to MPC5121e RM, configuring local access windows should
  68          * be followed by a dummy read of the config register that was
  69          * modified last and an isync
  70          */
  71         lpcaw = im->sysconf.lpcs2aw;
  72         __asm__ __volatile__ ("isync");
  73
  74         /*
  75          * Disable Boot NOR FLASH write protect - CPLD Reg 8 NOR FLASH Control
  76          *
  77          * Without this the flash identification routine fails, as it needs to issue
  78          * write commands in order to establish the device ID.
  79          */
  80
  81 #ifdef CONFIG_ADS5121_REV2
  82         *((volatile u8 *)(CFG_CPLD_BASE + 0x08)) = 0xC1;
  83 #else
  84         if (*((u8 *)(CFG_CPLD_BASE + 0x08)) & 0x04) {
  85                 *((volatile u8 *)(CFG_CPLD_BASE + 0x08)) = 0xC1;
  86         } else {
  87                 /* running from Backup flash */
  88                 *((volatile u8 *)(CFG_CPLD_BASE + 0x08)) = 0x32;
  89         }
  90 #endif
  91         /*
  92          * Configure Flash Speed
  93          */
  94         *((volatile u32 *)(CFG_IMMR + LPC_OFFSET + CS0_CONFIG)) = CFG_CS0_CFG;
  95         /*
  96          * Enable clocks
  97          */
  98         im->clk.sccr[0] = SCCR1_CLOCKS_EN;
  99         im->clk.sccr[1] = SCCR2_CLOCKS_EN;
 100
 101         return 0;
 102 }
 103
 104 phys_size_t initdram (int board_type)
 105 {
 106         u32 msize = 0;
 107
 108         msize = fixed_sdram ();
 109
 110         return msize;
 111 }
 112
 113 /*
 114  * fixed sdram init -- the board doesn't use memory modules that have serial presence
 115  * detect or similar mechanism for discovery of the DRAM settings
 116  */
 117 long int fixed_sdram (void)
 118 {
 119         volatile immap_t *im = (immap_t *) CFG_IMMR;
 120         u32 msize = CFG_DDR_SIZE * 1024 * 1024;
 121         u32 msize_log2 = __ilog2 (msize);
 122         u32 i;
 123
 124         /* Initialize IO Control */
 125         im->io_ctrl.regs[IOCTL_MEM/4] = IOCTRL_MUX_DDR;
 126
 127         /* Initialize DDR Local Window */
 128         im->sysconf.ddrlaw.bar = CFG_DDR_BASE & 0xFFFFF000;
 129         im->sysconf.ddrlaw.ar = msize_log2 - 1;
 130
 131         /*
 132          * According to MPC5121e RM, configuring local access windows should
 133          * be followed by a dummy read of the config register that was
 134          * modified last and an isync
 135          */
 136         i = im->sysconf.ddrlaw.ar;
 137         __asm__ __volatile__ ("isync");
 138
 139         /* Enable DDR */
 140         im->mddrc.ddr_sys_config = CFG_MDDRC_SYS_CFG_EN;
 141
 142         /* Initialize DDR Priority Manager */
 143         im->mddrc.prioman_config1 = CFG_MDDRCGRP_PM_CFG1;
 144         im->mddrc.prioman_config2 = CFG_MDDRCGRP_PM_CFG2;
 145         im->mddrc.hiprio_config = CFG_MDDRCGRP_HIPRIO_CFG;
 146         im->mddrc.lut_table0_main_upper = CFG_MDDRCGRP_LUT0_MU;
 147         im->mddrc.lut_table0_main_lower = CFG_MDDRCGRP_LUT0_ML;
 148         im->mddrc.lut_table1_main_upper = CFG_MDDRCGRP_LUT1_MU;
 149         im->mddrc.lut_table1_main_lower = CFG_MDDRCGRP_LUT1_ML;
 150         im->mddrc.lut_table2_main_upper = CFG_MDDRCGRP_LUT2_MU;
 151         im->mddrc.lut_table2_main_lower = CFG_MDDRCGRP_LUT2_ML;
 152         im->mddrc.lut_table3_main_upper = CFG_MDDRCGRP_LUT3_MU;
 153         im->mddrc.lut_table3_main_lower = CFG_MDDRCGRP_LUT3_ML;
 154         im->mddrc.lut_table4_main_upper = CFG_MDDRCGRP_LUT4_MU;
 155         im->mddrc.lut_table4_main_lower = CFG_MDDRCGRP_LUT4_ML;
 156         im->mddrc.lut_table0_alternate_upper = CFG_MDDRCGRP_LUT0_AU;
 157         im->mddrc.lut_table0_alternate_lower = CFG_MDDRCGRP_LUT0_AL;
 158         im->mddrc.lut_table1_alternate_upper = CFG_MDDRCGRP_LUT1_AU;
 159         im->mddrc.lut_table1_alternate_lower = CFG_MDDRCGRP_LUT1_AL;
 160         im->mddrc.lut_table2_alternate_upper = CFG_MDDRCGRP_LUT2_AU;
 161         im->mddrc.lut_table2_alternate_lower = CFG_MDDRCGRP_LUT2_AL;
 162         im->mddrc.lut_table3_alternate_upper = CFG_MDDRCGRP_LUT3_AU;
 163         im->mddrc.lut_table3_alternate_lower = CFG_MDDRCGRP_LUT3_AL;
 164         im->mddrc.lut_table4_alternate_upper = CFG_MDDRCGRP_LUT4_AU;
 165         im->mddrc.lut_table4_alternate_lower = CFG_MDDRCGRP_LUT4_AL;
 166
 167         /* Initialize MDDRC */
 168         im->mddrc.ddr_sys_config = CFG_MDDRC_SYS_CFG;
 169         im->mddrc.ddr_time_config0 = CFG_MDDRC_TIME_CFG0;
 170         im->mddrc.ddr_time_config1 = CFG_MDDRC_TIME_CFG1;
 171         im->mddrc.ddr_time_config2 = CFG_MDDRC_TIME_CFG2;
 172
 173         /* Initialize DDR */
 174         for (i = 0; i < 10; i++)
 175                 im->mddrc.ddr_command = CFG_MICRON_NOP;
 176
 177         im->mddrc.ddr_command = CFG_MICRON_PCHG_ALL;
 178         im->mddrc.ddr_command = CFG_MICRON_NOP;
 179         im->mddrc.ddr_command = CFG_MICRON_RFSH;
 180         im->mddrc.ddr_command = CFG_MICRON_NOP;
 181         im->mddrc.ddr_command = CFG_MICRON_RFSH;
 182         im->mddrc.ddr_command = CFG_MICRON_NOP;
 183         im->mddrc.ddr_command = CFG_MICRON_INIT_DEV_OP;
 184         im->mddrc.ddr_command = CFG_MICRON_NOP;
 185         im->mddrc.ddr_command = CFG_MICRON_EM2;
 186         im->mddrc.ddr_command = CFG_MICRON_NOP;
 187         im->mddrc.ddr_command = CFG_MICRON_PCHG_ALL;
 188         im->mddrc.ddr_command = CFG_MICRON_EM2;
 189         im->mddrc.ddr_command = CFG_MICRON_EM3;
 190         im->mddrc.ddr_command = CFG_MICRON_EN_DLL;
 191         im->mddrc.ddr_command = CFG_MICRON_INIT_DEV_OP;
 192         im->mddrc.ddr_command = CFG_MICRON_PCHG_ALL;
 193         im->mddrc.ddr_command = CFG_MICRON_RFSH;
 194         im->mddrc.ddr_command = CFG_MICRON_INIT_DEV_OP;
 195         im->mddrc.ddr_command = CFG_MICRON_OCD_DEFAULT;
 196         im->mddrc.ddr_command = CFG_MICRON_PCHG_ALL;
 197         im->mddrc.ddr_command = CFG_MICRON_NOP;
 198
 199         /* Start MDDRC */
 200         im->mddrc.ddr_time_config0 = CFG_MDDRC_TIME_CFG0_RUN;
 201         im->mddrc.ddr_sys_config = CFG_MDDRC_SYS_CFG_RUN;
 202
 203         return msize;
 204 }
 205
 206 int misc_init_r(void)
 207 {
 208         u8 tmp_val;
 209         extern int ads5121_diu_init(void);
 210
 211         /* Using this for DIU init before the driver in linux takes over
 212          *  Enable the TFP410 Encoder (I2C address 0x38)
 213          */
 214
 215         i2c_set_bus_num(2);
 216         tmp_val = 0xBF;
 217         i2c_write(0x38, 0x08, 1, &tmp_val, sizeof(tmp_val));
 218         /* Verify if enabled */
 219         tmp_val = 0;
 220         i2c_read(0x38, 0x08, 1, &tmp_val, sizeof(tmp_val));
 221         debug("DVI Encoder Read: 0x%02lx\n", tmp_val);
 222
 223         tmp_val = 0x10;
 224         i2c_write(0x38, 0x0A, 1, &tmp_val, sizeof(tmp_val));
 225         /* Verify if enabled */
 226         tmp_val = 0;
 227         i2c_read(0x38, 0x0A, 1, &tmp_val, sizeof(tmp_val));
 228         debug("DVI Encoder Read: 0x%02lx\n", tmp_val);
 229
 230 #ifdef CONFIG_FSL_DIU_FB
 231 #if     !(defined(CONFIG_VIDEO) || defined(CONFIG_CFB_CONSOLE))
 232         ads5121_diu_init();
 233 #endif
 234 #endif
 235
 236         return 0;
 237 }
 238 static  iopin_t ioregs_init[] = {
 239         /* FUNC1=FEC_RX_DV Sets Next 3 to FEC pads */
 240         {
 241                 IOCTL_SPDIF_TXCLK, 3, 0,
 242                 IO_PIN_FMUX(1) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 243                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 244         },
 245         /* Set highest Slew on 9 PATA pins */
 246         {
 247                 IOCTL_PATA_CE1, 9, 1,
 248                 IO_PIN_FMUX(0) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 249                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 250         },
 251         /* FUNC1=FEC_COL Sets Next 15 to FEC pads */
 252         {
 253                 IOCTL_PSC0_0, 15, 0,
 254                 IO_PIN_FMUX(1) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 255                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 256         },
 257         /* FUNC1=SPDIF_TXCLK */
 258         {
 259                 IOCTL_LPC_CS1, 1, 0,
 260                 IO_PIN_FMUX(1) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 261                 IO_PIN_PUE(0) | IO_PIN_ST(1) | IO_PIN_DS(3)
 262         },
 263         /* FUNC2=SPDIF_TX and sets Next pin to SPDIF_RX */
 264         {
 265                 IOCTL_I2C1_SCL, 2, 0,
 266                 IO_PIN_FMUX(2) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 267                 IO_PIN_PUE(0) | IO_PIN_ST(1) | IO_PIN_DS(3)
 268         },
 269         /* FUNC2=DIU CLK */
 270         {
 271                 IOCTL_PSC6_0, 1, 0,
 272                 IO_PIN_FMUX(2) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 273                 IO_PIN_PUE(0) | IO_PIN_ST(1) | IO_PIN_DS(3)
 274         },
 275         /* FUNC2=DIU_HSYNC */
 276         {
 277                 IOCTL_PSC6_1, 1, 0,
 278                 IO_PIN_FMUX(2) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 279                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 280         },
 281         /* FUNC2=DIUVSYNC Sets Next 26 to DIU Pads */
 282         {
 283                 IOCTL_PSC6_4, 26, 0,
 284                 IO_PIN_FMUX(2) | IO_PIN_HOLD(0) | IO_PIN_PUD(0) |
 285                 IO_PIN_PUE(0) | IO_PIN_ST(0) | IO_PIN_DS(3)
 286         }
 287 };
 288
 289 int checkboard (void)
 290 {
 291         ushort brd_rev = *(vu_short *) (CFG_CPLD_BASE + 0x00);
 292         uchar cpld_rev = *(vu_char *) (CFG_CPLD_BASE + 0x02);
 293
 294         printf ("Board: ADS5121 rev. 0x%04x (CPLD rev. 0x%02x)\n",
 295                 brd_rev, cpld_rev);
 296         /* initialize function mux & slew rate IO inter alia on IO Pins  */
 297
 298
 299         iopin_initialize(ioregs_init, sizeof(ioregs_init) / sizeof(ioregs_init[0]));
 300
 301         return 0;
 302 }
 303
 304 #if defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP)
 305 void ft_board_setup(void *blob, bd_t *bd)
 306 {
 307         ft_cpu_setup(blob, bd);
 308         fdt_fixup_memory(blob, (u64)bd->bi_memstart, (u64)bd->bi_memsize);
 309 }
 310 #endif /* defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP) */