board/ads5121/ads5121.c

   1 /*
   2  * (C) Copyright 2007 DENX Software Engineering
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  *
  22  */
  23
  24 #include <common.h>
  25 #include <mpc512x.h>
  26 #include "iopin.h"
  27 #include <asm/bitops.h>
  28 #include <command.h>
  29 #include <fdt_support.h>
  30 #ifdef CONFIG_MISC_INIT_R
  31 #include <i2c.h>
  32 #endif
  33 #include "iopin.h"      /* for iopin_initialize() prototype */
  34
  35 /* Clocks in use */
  36 #define SCCR1_CLOCKS_EN (CLOCK_SCCR1_CFG_EN |                           \
  37                          CLOCK_SCCR1_LPC_EN |                           \
  38                          CLOCK_SCCR1_PSC_EN(CONFIG_PSC_CONSOLE) |       \
  39                          CLOCK_SCCR1_PSCFIFO_EN |                       \
  40                          CLOCK_SCCR1_DDR_EN |                           \
  41                          CLOCK_SCCR1_FEC_EN |                           \
  42                          CLOCK_SCCR1_PCI_EN |                           \
  43                          CLOCK_SCCR1_TPR_EN)
  44
  45 #define SCCR2_CLOCKS_EN (CLOCK_SCCR2_MEM_EN |           \
  46                          CLOCK_SCCR2_SPDIF_EN |         \
  47                          CLOCK_SCCR2_DIU_EN |           \
  48                          CLOCK_SCCR2_I2C_EN)
  49
  50 #define CSAW_START(start)       ((start) & 0xFFFF0000)
  51 #define CSAW_STOP(start, size)  (((start) + (size) - 1) >> 16)
  52
  53 long int fixed_sdram(void);
  54
  55 int board_early_init_f (void)
  56 {
  57         volatile immap_t *im = (immap_t *) CFG_IMMR;
  58         u32 lpcaw;
  59
  60         /*
  61          * Initialize Local Window for the CPLD registers access (CS2 selects
  62          * the CPLD chip)
  63          */
  64         im->sysconf.lpcs2aw = CSAW_START(CFG_CPLD_BASE) |
  65                               CSAW_STOP(CFG_CPLD_BASE, CFG_CPLD_SIZE);
  66         im->lpc.cs_cfg[2] = CFG_CS2_CFG;
  67
  68         /*
  69          * According to MPC5121e RM, configuring local access windows should
  70          * be followed by a dummy read of the config register that was
  71          * modified last and an isync
  72          */
  73         lpcaw = im->sysconf.lpcs2aw;
  74         __asm__ __volatile__ ("isync");
  75
  76         /*
  77          * Disable Boot NOR FLASH write protect - CPLD Reg 8 NOR FLASH Control
  78          *
  79          * Without this the flash identification routine fails, as it needs to issue
  80          * write commands in order to establish the device ID.
  81          */
  82
  83 #ifdef CONFIG_ADS5121_REV2
  84         *((volatile u8 *)(CFG_CPLD_BASE + 0x08)) = 0xC1;
  85 #else
  86         if (*((u8 *)(CFG_CPLD_BASE + 0x08)) & 0x04) {
  87                 *((volatile u8 *)(CFG_CPLD_BASE + 0x08)) = 0xC1;
  88         } else {
  89                 /* running from Backup flash */
  90                 *((volatile u8 *)(CFG_CPLD_BASE + 0x08)) = 0x32;
  91         }
  92 #endif
  93         /*
  94          * Configure Flash Speed
  95          */
  96         *((volatile u32 *)(CFG_IMMR + LPC_OFFSET + CS0_CONFIG)) = CFG_CS0_CFG;
  97         /*
  98          * Enable clocks
  99          */
 100         im->clk.sccr[0] = SCCR1_CLOCKS_EN;
 101         im->clk.sccr[1] = SCCR2_CLOCKS_EN;
 102
 103         return 0;
 104 }
 105
 106 phys_size_t initdram (int board_type)
 107 {
 108         u32 msize = 0;
 109
 110         msize = fixed_sdram ();
 111
 112         return msize;
 113 }
 114
 115 /*
 116  * fixed sdram init -- the board doesn't use memory modules that have serial presence
 117  * detect or similar mechanism for discovery of the DRAM settings
 118  */
 119 long int fixed_sdram (void)
 120 {
 121         volatile immap_t *im = (immap_t *) CFG_IMMR;
 122         u32 msize = CFG_DDR_SIZE * 1024 * 1024;
 123         u32 msize_log2 = __ilog2 (msize);
 124         u32 i;
 125
 126         /* Initialize IO Control */
 127         im->io_ctrl.regs[MEM_IDX] = IOCTRL_MUX_DDR;
 128
 129         /* Initialize DDR Local Window */
 130         im->sysconf.ddrlaw.bar = CFG_DDR_BASE & 0xFFFFF000;
 131         im->sysconf.ddrlaw.ar = msize_log2 - 1;
 132
 133         /*
 134          * According to MPC5121e RM, configuring local access windows should
 135          * be followed by a dummy read of the config register that was
 136          * modified last and an isync
 137          */
 138         i = im->sysconf.ddrlaw.ar;
 139         __asm__ __volatile__ ("isync");
 140
 141         /* Enable DDR */
 142         im->mddrc.ddr_sys_config = CFG_MDDRC_SYS_CFG_EN;
 143
 144         /* Initialize DDR Priority Manager */
 145         im->mddrc.prioman_config1 = CFG_MDDRCGRP_PM_CFG1;
 146         im->mddrc.prioman_config2 = CFG_MDDRCGRP_PM_CFG2;
 147         im->mddrc.hiprio_config = CFG_MDDRCGRP_HIPRIO_CFG;
 148         im->mddrc.lut_table0_main_upper = CFG_MDDRCGRP_LUT0_MU;
 149         im->mddrc.lut_table0_main_lower = CFG_MDDRCGRP_LUT0_ML;
 150         im->mddrc.lut_table1_main_upper = CFG_MDDRCGRP_LUT1_MU;
 151         im->mddrc.lut_table1_main_lower = CFG_MDDRCGRP_LUT1_ML;
 152         im->mddrc.lut_table2_main_upper = CFG_MDDRCGRP_LUT2_MU;
 153         im->mddrc.lut_table2_main_lower = CFG_MDDRCGRP_LUT2_ML;
 154         im->mddrc.lut_table3_main_upper = CFG_MDDRCGRP_LUT3_MU;
 155         im->mddrc.lut_table3_main_lower = CFG_MDDRCGRP_LUT3_ML;
 156         im->mddrc.lut_table4_main_upper = CFG_MDDRCGRP_LUT4_MU;
 157         im->mddrc.lut_table4_main_lower = CFG_MDDRCGRP_LUT4_ML;
 158         im->mddrc.lut_table0_alternate_upper = CFG_MDDRCGRP_LUT0_AU;
 159         im->mddrc.lut_table0_alternate_lower = CFG_MDDRCGRP_LUT0_AL;
 160         im->mddrc.lut_table1_alternate_upper = CFG_MDDRCGRP_LUT1_AU;
 161         im->mddrc.lut_table1_alternate_lower = CFG_MDDRCGRP_LUT1_AL;
 162         im->mddrc.lut_table2_alternate_upper = CFG_MDDRCGRP_LUT2_AU;
 163         im->mddrc.lut_table2_alternate_lower = CFG_MDDRCGRP_LUT2_AL;
 164         im->mddrc.lut_table3_alternate_upper = CFG_MDDRCGRP_LUT3_AU;
 165         im->mddrc.lut_table3_alternate_lower = CFG_MDDRCGRP_LUT3_AL;
 166         im->mddrc.lut_table4_alternate_upper = CFG_MDDRCGRP_LUT4_AU;
 167         im->mddrc.lut_table4_alternate_lower = CFG_MDDRCGRP_LUT4_AL;
 168
 169         /* Initialize MDDRC */
 170         im->mddrc.ddr_sys_config = CFG_MDDRC_SYS_CFG;
 171         im->mddrc.ddr_time_config0 = CFG_MDDRC_TIME_CFG0;
 172         im->mddrc.ddr_time_config1 = CFG_MDDRC_TIME_CFG1;
 173         im->mddrc.ddr_time_config2 = CFG_MDDRC_TIME_CFG2;
 174
 175         /* Initialize DDR */
 176         for (i = 0; i < 10; i++)
 177                 im->mddrc.ddr_command = CFG_MICRON_NOP;
 178
 179         im->mddrc.ddr_command = CFG_MICRON_PCHG_ALL;
 180         im->mddrc.ddr_command = CFG_MICRON_NOP;
 181         im->mddrc.ddr_command = CFG_MICRON_RFSH;
 182         im->mddrc.ddr_command = CFG_MICRON_NOP;
 183         im->mddrc.ddr_command = CFG_MICRON_RFSH;
 184         im->mddrc.ddr_command = CFG_MICRON_NOP;
 185         im->mddrc.ddr_command = CFG_MICRON_INIT_DEV_OP;
 186         im->mddrc.ddr_command = CFG_MICRON_NOP;
 187         im->mddrc.ddr_command = CFG_MICRON_EM2;
 188         im->mddrc.ddr_command = CFG_MICRON_NOP;
 189         im->mddrc.ddr_command = CFG_MICRON_PCHG_ALL;
 190         im->mddrc.ddr_command = CFG_MICRON_EM2;
 191         im->mddrc.ddr_command = CFG_MICRON_EM3;
 192         im->mddrc.ddr_command = CFG_MICRON_EN_DLL;
 193         im->mddrc.ddr_command = CFG_MICRON_INIT_DEV_OP;
 194         im->mddrc.ddr_command = CFG_MICRON_PCHG_ALL;
 195         im->mddrc.ddr_command = CFG_MICRON_RFSH;
 196         im->mddrc.ddr_command = CFG_MICRON_INIT_DEV_OP;
 197         im->mddrc.ddr_command = CFG_MICRON_OCD_DEFAULT;
 198         im->mddrc.ddr_command = CFG_MICRON_PCHG_ALL;
 199         im->mddrc.ddr_command = CFG_MICRON_NOP;
 200
 201         /* Start MDDRC */
 202         im->mddrc.ddr_time_config0 = CFG_MDDRC_TIME_CFG0_RUN;
 203         im->mddrc.ddr_sys_config = CFG_MDDRC_SYS_CFG_RUN;
 204
 205         return msize;
 206 }
 207
 208 int misc_init_r(void)
 209 {
 210         u8 tmp_val;
 211         extern int ads5121_diu_init(void);
 212
 213         /* Using this for DIU init before the driver in linux takes over
 214          *  Enable the TFP410 Encoder (I2C address 0x38)
 215          */
 216
 217         i2c_set_bus_num(2);
 218         tmp_val = 0xBF;
 219         i2c_write(0x38, 0x08, 1, &tmp_val, sizeof(tmp_val));
 220         /* Verify if enabled */
 221         tmp_val = 0;
 222         i2c_read(0x38, 0x08, 1, &tmp_val, sizeof(tmp_val));
 223         debug("DVI Encoder Read: 0x%02lx\n", tmp_val);
 224
 225         tmp_val = 0x10;
 226         i2c_write(0x38, 0x0A, 1, &tmp_val, sizeof(tmp_val));
 227         /* Verify if enabled */
 228         tmp_val = 0;
 229         i2c_read(0x38, 0x0A, 1, &tmp_val, sizeof(tmp_val));
 230         debug("DVI Encoder Read: 0x%02lx\n", tmp_val);
 231
 232 #ifdef CONFIG_FSL_DIU_FB
 233 #if     !(defined(CONFIG_VIDEO) || defined(CONFIG_CFB_CONSOLE))
 234         ads5121_diu_init();
 235 #endif
 236 #endif
 237
 238         return 0;
 239 }
 240
 241 int checkboard (void)
 242 {
 243         ushort brd_rev = *(vu_short *) (CFG_CPLD_BASE + 0x00);
 244         uchar cpld_rev = *(vu_char *) (CFG_CPLD_BASE + 0x02);
 245
 246         printf ("Board: ADS5121 rev. 0x%04x (CPLD rev. 0x%02x)\n",
 247                 brd_rev, cpld_rev);
 248         /* initialize function mux & slew rate IO inter alia on IO Pins  */
 249         iopin_initialize();
 250
 251         return 0;
 252 }
 253
 254 #if defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP)
 255 void ft_board_setup(void *blob, bd_t *bd)
 256 {
 257         ft_cpu_setup(blob, bd);
 258         fdt_fixup_memory(blob, (u64)bd->bi_memstart, (u64)bd->bi_memsize);
 259 }
 260 #endif /* defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP) */