arch/x86/kernel/process.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
   3
   4 #include <linux/errno.h>
   5 #include <linux/kernel.h>
   6 #include <linux/mm.h>
   7 #include <linux/smp.h>
   8 #include <linux/prctl.h>
   9 #include <linux/slab.h>
  10 #include <linux/sched.h>
  11 #include <linux/sched/idle.h>
  12 #include <linux/sched/debug.h>
  13 #include <linux/sched/task.h>
  14 #include <linux/sched/task_stack.h>
  15 #include <linux/init.h>
  16 #include <linux/export.h>
  17 #include <linux/pm.h>
  18 #include <linux/tick.h>
  19 #include <linux/random.h>
  20 #include <linux/user-return-notifier.h>
  21 #include <linux/dmi.h>
  22 #include <linux/utsname.h>
  23 #include <linux/stackprotector.h>
  24 #include <linux/cpuidle.h>
  25 #include <linux/acpi.h>
  26 #include <linux/elf-randomize.h>
  27 #include <trace/events/power.h>
  28 #include <linux/hw_breakpoint.h>
  29 #include <asm/cpu.h>
  30 #include <asm/apic.h>
  31 #include <linux/uaccess.h>
  32 #include <asm/mwait.h>
  33 #include <asm/fpu/api.h>
  34 #include <asm/fpu/sched.h>
  35 #include <asm/fpu/xstate.h>
  36 #include <asm/debugreg.h>
  37 #include <asm/nmi.h>
  38 #include <asm/tlbflush.h>
  39 #include <asm/mce.h>
  40 #include <asm/vm86.h>
  41 #include <asm/switch_to.h>
  42 #include <asm/desc.h>
  43 #include <asm/prctl.h>
  44 #include <asm/spec-ctrl.h>
  45 #include <asm/io_bitmap.h>
  46 #include <asm/proto.h>
  47 #include <asm/frame.h>
  48 #include <asm/unwind.h>
  49 #include <asm/tdx.h>
  50
  51 #include "process.h"
  52
  53 /*
  54  * per-CPU TSS segments. Threads are completely 'soft' on Linux,
  55  * no more per-task TSS's. The TSS size is kept cacheline-aligned
  56  * so they are allowed to end up in the .data..cacheline_aligned
  57  * section. Since TSS's are completely CPU-local, we want them
  58  * on exact cacheline boundaries, to eliminate cacheline ping-pong.
  59  */
  60 __visible DEFINE_PER_CPU_PAGE_ALIGNED(struct tss_struct, cpu_tss_rw) = {
  61         .x86_tss = {
  62                 /*
  63                  * .sp0 is only used when entering ring 0 from a lower
  64                  * privilege level.  Since the init task never runs anything
  65                  * but ring 0 code, there is no need for a valid value here.
  66                  * Poison it.
  67                  */
  68                 .sp0 = (1UL << (BITS_PER_LONG-1)) + 1,
  69
  70 #ifdef CONFIG_X86_32
  71                 .sp1 = TOP_OF_INIT_STACK,
  72
  73                 .ss0 = __KERNEL_DS,
  74                 .ss1 = __KERNEL_CS,
  75 #endif
  76                 .io_bitmap_base = IO_BITMAP_OFFSET_INVALID,
  77          },
  78 };
  79 EXPORT_PER_CPU_SYMBOL(cpu_tss_rw);
  80
  81 DEFINE_PER_CPU(bool, __tss_limit_invalid);
  82 EXPORT_PER_CPU_SYMBOL_GPL(__tss_limit_invalid);
  83
  84 /*
  85  * this gets called so that we can store lazy state into memory and copy the
  86  * current task into the new thread.
  87  */
  88 int arch_dup_task_struct(struct task_struct *dst, struct task_struct *src)
  89 {
  90         memcpy(dst, src, arch_task_struct_size);
  91 #ifdef CONFIG_VM86
  92         dst->thread.vm86 = NULL;
  93 #endif
  94         /* Drop the copied pointer to current's fpstate */
  95         dst->thread.fpu.fpstate = NULL;
  96
  97         return 0;
  98 }
  99
 100 #ifdef CONFIG_X86_64
 101 void arch_release_task_struct(struct task_struct *tsk)
 102 {
 103         if (fpu_state_size_dynamic())
 104                 fpstate_free(&tsk->thread.fpu);
 105 }
 106 #endif
 107
 108 /*
 109  * Free thread data structures etc..
 110  */
 111 void exit_thread(struct task_struct *tsk)
 112 {
 113         struct thread_struct *t = &tsk->thread;
 114         struct fpu *fpu = &t->fpu;
 115
 116         if (test_thread_flag(TIF_IO_BITMAP))
 117                 io_bitmap_exit(tsk);
 118
 119         free_vm86(t);
 120
 121         fpu__drop(fpu);
 122 }
 123
 124 static int set_new_tls(struct task_struct *p, unsigned long tls)
 125 {
 126         struct user_desc __user *utls = (struct user_desc __user *)tls;
 127
 128         if (in_ia32_syscall())
 129                 return do_set_thread_area(p, -1, utls, 0);
 130         else
 131                 return do_set_thread_area_64(p, ARCH_SET_FS, tls);
 132 }
 133
 134 int copy_thread(unsigned long clone_flags, unsigned long sp, unsigned long arg,
 135                 struct task_struct *p, unsigned long tls)
 136 {
 137         struct inactive_task_frame *frame;
 138         struct fork_frame *fork_frame;
 139         struct pt_regs *childregs;
 140         int ret = 0;
 141
 142         childregs = task_pt_regs(p);
 143         fork_frame = container_of(childregs, struct fork_frame, regs);
 144         frame = &fork_frame->frame;
 145
 146         frame->bp = encode_frame_pointer(childregs);
 147         frame->ret_addr = (unsigned long) ret_from_fork;
 148         p->thread.sp = (unsigned long) fork_frame;
 149         p->thread.io_bitmap = NULL;
 150         p->thread.iopl_warn = 0;
 151         memset(p->thread.ptrace_bps, 0, sizeof(p->thread.ptrace_bps));
 152
 153 #ifdef CONFIG_X86_64
 154         current_save_fsgs();
 155         p->thread.fsindex = current->thread.fsindex;
 156         p->thread.fsbase = current->thread.fsbase;
 157         p->thread.gsindex = current->thread.gsindex;
 158         p->thread.gsbase = current->thread.gsbase;
 159
 160         savesegment(es, p->thread.es);
 161         savesegment(ds, p->thread.ds);
 162 #else
 163         p->thread.sp0 = (unsigned long) (childregs + 1);
 164         savesegment(gs, p->thread.gs);
 165         /*
 166          * Clear all status flags including IF and set fixed bit. 64bit
 167          * does not have this initialization as the frame does not contain
 168          * flags. The flags consistency (especially vs. AC) is there
 169          * ensured via objtool, which lacks 32bit support.
 170          */
 171         frame->flags = X86_EFLAGS_FIXED;
 172 #endif
 173
 174         fpu_clone(p, clone_flags);
 175
 176         /* Kernel thread ? */
 177         if (unlikely(p->flags & PF_KTHREAD)) {
 178                 p->thread.pkru = pkru_get_init_value();
 179                 memset(childregs, 0, sizeof(struct pt_regs));
 180                 kthread_frame_init(frame, sp, arg);
 181                 return 0;
 182         }
 183
 184         /*
 185          * Clone current's PKRU value from hardware. tsk->thread.pkru
 186          * is only valid when scheduled out.
 187          */
 188         p->thread.pkru = read_pkru();
 189
 190         frame->bx = 0;
 191         *childregs = *current_pt_regs();
 192         childregs->ax = 0;
 193         if (sp)
 194                 childregs->sp = sp;
 195
 196         if (unlikely(p->flags & PF_IO_WORKER)) {
 197                 /*
 198                  * An IO thread is a user space thread, but it doesn't
 199                  * return to ret_after_fork().
 200                  *
 201                  * In order to indicate that to tools like gdb,
 202                  * we reset the stack and instruction pointers.
 203                  *
 204                  * It does the same kernel frame setup to return to a kernel
 205                  * function that a kernel thread does.
 206                  */
 207                 childregs->sp = 0;
 208                 childregs->ip = 0;
 209                 kthread_frame_init(frame, sp, arg);
 210                 return 0;
 211         }
 212
 213         /* Set a new TLS for the child thread? */
 214         if (clone_flags & CLONE_SETTLS)
 215                 ret = set_new_tls(p, tls);
 216
 217         if (!ret && unlikely(test_tsk_thread_flag(current, TIF_IO_BITMAP)))
 218                 io_bitmap_share(p);
 219
 220         return ret;
 221 }
 222
 223 static void pkru_flush_thread(void)
 224 {
 225         /*
 226          * If PKRU is enabled the default PKRU value has to be loaded into
 227          * the hardware right here (similar to context switch).
 228          */
 229         pkru_write_default();
 230 }
 231
 232 void flush_thread(void)
 233 {
 234         struct task_struct *tsk = current;
 235
 236         flush_ptrace_hw_breakpoint(tsk);
 237         memset(tsk->thread.tls_array, 0, sizeof(tsk->thread.tls_array));
 238
 239         fpu_flush_thread();
 240         pkru_flush_thread();
 241 }
 242
 243 void disable_TSC(void)
 244 {
 245         preempt_disable();
 246         if (!test_and_set_thread_flag(TIF_NOTSC))
 247                 /*
 248                  * Must flip the CPU state synchronously with
 249                  * TIF_NOTSC in the current running context.
 250                  */
 251                 cr4_set_bits(X86_CR4_TSD);
 252         preempt_enable();
 253 }
 254
 255 static void enable_TSC(void)
 256 {
 257         preempt_disable();
 258         if (test_and_clear_thread_flag(TIF_NOTSC))
 259                 /*
 260                  * Must flip the CPU state synchronously with
 261                  * TIF_NOTSC in the current running context.
 262                  */
 263                 cr4_clear_bits(X86_CR4_TSD);
 264         preempt_enable();
 265 }
 266
 267 int get_tsc_mode(unsigned long adr)
 268 {
 269         unsigned int val;
 270
 271         if (test_thread_flag(TIF_NOTSC))
 272                 val = PR_TSC_SIGSEGV;
 273         else
 274                 val = PR_TSC_ENABLE;
 275
 276         return put_user(val, (unsigned int __user *)adr);
 277 }
 278
 279 int set_tsc_mode(unsigned int val)
 280 {
 281         if (val == PR_TSC_SIGSEGV)
 282                 disable_TSC();
 283         else if (val == PR_TSC_ENABLE)
 284                 enable_TSC();
 285         else
 286                 return -EINVAL;
 287
 288         return 0;
 289 }
 290
 291 DEFINE_PER_CPU(u64, msr_misc_features_shadow);
 292
 293 static void set_cpuid_faulting(bool on)
 294 {
 295         u64 msrval;
 296
 297         msrval = this_cpu_read(msr_misc_features_shadow);
 298         msrval &= ~MSR_MISC_FEATURES_ENABLES_CPUID_FAULT;
 299         msrval |= (on << MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT);
 300         this_cpu_write(msr_misc_features_shadow, msrval);
 301         wrmsrl(MSR_MISC_FEATURES_ENABLES, msrval);
 302 }
 303
 304 static void disable_cpuid(void)
 305 {
 306         preempt_disable();
 307         if (!test_and_set_thread_flag(TIF_NOCPUID)) {
 308                 /*
 309                  * Must flip the CPU state synchronously with
 310                  * TIF_NOCPUID in the current running context.
 311                  */
 312                 set_cpuid_faulting(true);
 313         }
 314         preempt_enable();
 315 }
 316
 317 static void enable_cpuid(void)
 318 {
 319         preempt_disable();
 320         if (test_and_clear_thread_flag(TIF_NOCPUID)) {
 321                 /*
 322                  * Must flip the CPU state synchronously with
 323                  * TIF_NOCPUID in the current running context.
 324                  */
 325                 set_cpuid_faulting(false);
 326         }
 327         preempt_enable();
 328 }
 329
 330 static int get_cpuid_mode(void)
 331 {
 332         return !test_thread_flag(TIF_NOCPUID);
 333 }
 334
 335 static int set_cpuid_mode(unsigned long cpuid_enabled)
 336 {
 337         if (!boot_cpu_has(X86_FEATURE_CPUID_FAULT))
 338                 return -ENODEV;
 339
 340         if (cpuid_enabled)
 341                 enable_cpuid();
 342         else
 343                 disable_cpuid();
 344
 345         return 0;
 346 }
 347
 348 /*
 349  * Called immediately after a successful exec.
 350  */
 351 void arch_setup_new_exec(void)
 352 {
 353         /* If cpuid was previously disabled for this task, re-enable it. */
 354         if (test_thread_flag(TIF_NOCPUID))
 355                 enable_cpuid();
 356
 357         /*
 358          * Don't inherit TIF_SSBD across exec boundary when
 359          * PR_SPEC_DISABLE_NOEXEC is used.
 360          */
 361         if (test_thread_flag(TIF_SSBD) &&
 362             task_spec_ssb_noexec(current)) {
 363                 clear_thread_flag(TIF_SSBD);
 364                 task_clear_spec_ssb_disable(current);
 365                 task_clear_spec_ssb_noexec(current);
 366                 speculation_ctrl_update(read_thread_flags());
 367         }
 368 }
 369
 370 #ifdef CONFIG_X86_IOPL_IOPERM
 371 static inline void switch_to_bitmap(unsigned long tifp)
 372 {
 373         /*
 374          * Invalidate I/O bitmap if the previous task used it. This prevents
 375          * any possible leakage of an active I/O bitmap.
 376          *
 377          * If the next task has an I/O bitmap it will handle it on exit to
 378          * user mode.
 379          */
 380         if (tifp & _TIF_IO_BITMAP)
 381                 tss_invalidate_io_bitmap();
 382 }
 383
 384 static void tss_copy_io_bitmap(struct tss_struct *tss, struct io_bitmap *iobm)
 385 {
 386         /*
 387          * Copy at least the byte range of the incoming tasks bitmap which
 388          * covers the permitted I/O ports.
 389          *
 390          * If the previous task which used an I/O bitmap had more bits
 391          * permitted, then the copy needs to cover those as well so they
 392          * get turned off.
 393          */
 394         memcpy(tss->io_bitmap.bitmap, iobm->bitmap,
 395                max(tss->io_bitmap.prev_max, iobm->max));
 396
 397         /*
 398          * Store the new max and the sequence number of this bitmap
 399          * and a pointer to the bitmap itself.
 400          */
 401         tss->io_bitmap.prev_max = iobm->max;
 402         tss->io_bitmap.prev_sequence = iobm->sequence;
 403 }
 404
 405 /**
 406  * native_tss_update_io_bitmap - Update I/O bitmap before exiting to user mode
 407  */
 408 void native_tss_update_io_bitmap(void)
 409 {
 410         struct tss_struct *tss = this_cpu_ptr(&cpu_tss_rw);
 411         struct thread_struct *t = &current->thread;
 412         u16 *base = &tss->x86_tss.io_bitmap_base;
 413
 414         if (!test_thread_flag(TIF_IO_BITMAP)) {
 415                 native_tss_invalidate_io_bitmap();
 416                 return;
 417         }
 418
 419         if (IS_ENABLED(CONFIG_X86_IOPL_IOPERM) && t->iopl_emul == 3) {
 420                 *base = IO_BITMAP_OFFSET_VALID_ALL;
 421         } else {
 422                 struct io_bitmap *iobm = t->io_bitmap;
 423
 424                 /*
 425                  * Only copy bitmap data when the sequence number differs. The
 426                  * update time is accounted to the incoming task.
 427                  */
 428                 if (tss->io_bitmap.prev_sequence != iobm->sequence)
 429                         tss_copy_io_bitmap(tss, iobm);
 430
 431                 /* Enable the bitmap */
 432                 *base = IO_BITMAP_OFFSET_VALID_MAP;
 433         }
 434
 435         /*
 436          * Make sure that the TSS limit is covering the IO bitmap. It might have
 437          * been cut down by a VMEXIT to 0x67 which would cause a subsequent I/O
 438          * access from user space to trigger a #GP because tbe bitmap is outside
 439          * the TSS limit.
 440          */
 441         refresh_tss_limit();
 442 }
 443 #else /* CONFIG_X86_IOPL_IOPERM */
 444 static inline void switch_to_bitmap(unsigned long tifp) { }
 445 #endif
 446
 447 #ifdef CONFIG_SMP
 448
 449 struct ssb_state {
 450         struct ssb_state        *shared_state;
 451         raw_spinlock_t          lock;
 452         unsigned int            disable_state;
 453         unsigned long           local_state;
 454 };
 455
 456 #define LSTATE_SSB      0
 457
 458 static DEFINE_PER_CPU(struct ssb_state, ssb_state);
 459
 460 void speculative_store_bypass_ht_init(void)
 461 {
 462         struct ssb_state *st = this_cpu_ptr(&ssb_state);
 463         unsigned int this_cpu = smp_processor_id();
 464         unsigned int cpu;
 465
 466         st->local_state = 0;
 467
 468         /*
 469          * Shared state setup happens once on the first bringup
 470          * of the CPU. It's not destroyed on CPU hotunplug.
 471          */
 472         if (st->shared_state)
 473                 return;
 474
 475         raw_spin_lock_init(&st->lock);
 476
 477         /*
 478          * Go over HT siblings and check whether one of them has set up the
 479          * shared state pointer already.
 480          */
 481         for_each_cpu(cpu, topology_sibling_cpumask(this_cpu)) {
 482                 if (cpu == this_cpu)
 483                         continue;
 484
 485                 if (!per_cpu(ssb_state, cpu).shared_state)
 486                         continue;
 487
 488                 /* Link it to the state of the sibling: */
 489                 st->shared_state = per_cpu(ssb_state, cpu).shared_state;
 490                 return;
 491         }
 492
 493         /*
 494          * First HT sibling to come up on the core.  Link shared state of
 495          * the first HT sibling to itself. The siblings on the same core
 496          * which come up later will see the shared state pointer and link
 497          * themselves to the state of this CPU.
 498          */
 499         st->shared_state = st;
 500 }
 501
 502 /*
 503  * Logic is: First HT sibling enables SSBD for both siblings in the core
 504  * and last sibling to disable it, disables it for the whole core. This how
 505  * MSR_SPEC_CTRL works in "hardware":
 506  *
 507  *  CORE_SPEC_CTRL = THREAD0_SPEC_CTRL | THREAD1_SPEC_CTRL
 508  */
 509 static __always_inline void amd_set_core_ssb_state(unsigned long tifn)
 510 {
 511         struct ssb_state *st = this_cpu_ptr(&ssb_state);
 512         u64 msr = x86_amd_ls_cfg_base;
 513
 514         if (!static_cpu_has(X86_FEATURE_ZEN)) {
 515                 msr |= ssbd_tif_to_amd_ls_cfg(tifn);
 516                 wrmsrl(MSR_AMD64_LS_CFG, msr);
 517                 return;
 518         }
 519
 520         if (tifn & _TIF_SSBD) {
 521                 /*
 522                  * Since this can race with prctl(), block reentry on the
 523                  * same CPU.
 524                  */
 525                 if (__test_and_set_bit(LSTATE_SSB, &st->local_state))
 526                         return;
 527
 528                 msr |= x86_amd_ls_cfg_ssbd_mask;
 529
 530                 raw_spin_lock(&st->shared_state->lock);
 531                 /* First sibling enables SSBD: */
 532                 if (!st->shared_state->disable_state)
 533                         wrmsrl(MSR_AMD64_LS_CFG, msr);
 534                 st->shared_state->disable_state++;
 535                 raw_spin_unlock(&st->shared_state->lock);
 536         } else {
 537                 if (!__test_and_clear_bit(LSTATE_SSB, &st->local_state))
 538                         return;
 539
 540                 raw_spin_lock(&st->shared_state->lock);
 541                 st->shared_state->disable_state--;
 542                 if (!st->shared_state->disable_state)
 543                         wrmsrl(MSR_AMD64_LS_CFG, msr);
 544                 raw_spin_unlock(&st->shared_state->lock);
 545         }
 546 }
 547 #else
 548 static __always_inline void amd_set_core_ssb_state(unsigned long tifn)
 549 {
 550         u64 msr = x86_amd_ls_cfg_base | ssbd_tif_to_amd_ls_cfg(tifn);
 551
 552         wrmsrl(MSR_AMD64_LS_CFG, msr);
 553 }
 554 #endif
 555
 556 static __always_inline void amd_set_ssb_virt_state(unsigned long tifn)
 557 {
 558         /*
 559          * SSBD has the same definition in SPEC_CTRL and VIRT_SPEC_CTRL,
 560          * so ssbd_tif_to_spec_ctrl() just works.
 561          */
 562         wrmsrl(MSR_AMD64_VIRT_SPEC_CTRL, ssbd_tif_to_spec_ctrl(tifn));
 563 }
 564
 565 /*
 566  * Update the MSRs managing speculation control, during context switch.
 567  *
 568  * tifp: Previous task's thread flags
 569  * tifn: Next task's thread flags
 570  */
 571 static __always_inline void __speculation_ctrl_update(unsigned long tifp,
 572                                                       unsigned long tifn)
 573 {
 574         unsigned long tif_diff = tifp ^ tifn;
 575         u64 msr = x86_spec_ctrl_base;
 576         bool updmsr = false;
 577
 578         lockdep_assert_irqs_disabled();
 579
 580         /* Handle change of TIF_SSBD depending on the mitigation method. */
 581         if (static_cpu_has(X86_FEATURE_VIRT_SSBD)) {
 582                 if (tif_diff & _TIF_SSBD)
 583                         amd_set_ssb_virt_state(tifn);
 584         } else if (static_cpu_has(X86_FEATURE_LS_CFG_SSBD)) {
 585                 if (tif_diff & _TIF_SSBD)
 586                         amd_set_core_ssb_state(tifn);
 587         } else if (static_cpu_has(X86_FEATURE_SPEC_CTRL_SSBD) ||
 588                    static_cpu_has(X86_FEATURE_AMD_SSBD)) {
 589                 updmsr |= !!(tif_diff & _TIF_SSBD);
 590                 msr |= ssbd_tif_to_spec_ctrl(tifn);
 591         }
 592
 593         /* Only evaluate TIF_SPEC_IB if conditional STIBP is enabled. */
 594         if (IS_ENABLED(CONFIG_SMP) &&
 595             static_branch_unlikely(&switch_to_cond_stibp)) {
 596                 updmsr |= !!(tif_diff & _TIF_SPEC_IB);
 597                 msr |= stibp_tif_to_spec_ctrl(tifn);
 598         }
 599
 600         if (updmsr)
 601                 wrmsrl(MSR_IA32_SPEC_CTRL, msr);
 602 }
 603
 604 static unsigned long speculation_ctrl_update_tif(struct task_struct *tsk)
 605 {
 606         if (test_and_clear_tsk_thread_flag(tsk, TIF_SPEC_FORCE_UPDATE)) {
 607                 if (task_spec_ssb_disable(tsk))
 608                         set_tsk_thread_flag(tsk, TIF_SSBD);
 609                 else
 610                         clear_tsk_thread_flag(tsk, TIF_SSBD);
 611
 612                 if (task_spec_ib_disable(tsk))
 613                         set_tsk_thread_flag(tsk, TIF_SPEC_IB);
 614                 else
 615                         clear_tsk_thread_flag(tsk, TIF_SPEC_IB);
 616         }
 617         /* Return the updated threadinfo flags*/
 618         return read_task_thread_flags(tsk);
 619 }
 620
 621 void speculation_ctrl_update(unsigned long tif)
 622 {
 623         unsigned long flags;
 624
 625         /* Forced update. Make sure all relevant TIF flags are different */
 626         local_irq_save(flags);
 627         __speculation_ctrl_update(~tif, tif);
 628         local_irq_restore(flags);
 629 }
 630
 631 /* Called from seccomp/prctl update */
 632 void speculation_ctrl_update_current(void)
 633 {
 634         preempt_disable();
 635         speculation_ctrl_update(speculation_ctrl_update_tif(current));
 636         preempt_enable();
 637 }
 638
 639 static inline void cr4_toggle_bits_irqsoff(unsigned long mask)
 640 {
 641         unsigned long newval, cr4 = this_cpu_read(cpu_tlbstate.cr4);
 642
 643         newval = cr4 ^ mask;
 644         if (newval != cr4) {
 645                 this_cpu_write(cpu_tlbstate.cr4, newval);
 646                 __write_cr4(newval);
 647         }
 648 }
 649
 650 void __switch_to_xtra(struct task_struct *prev_p, struct task_struct *next_p)
 651 {
 652         unsigned long tifp, tifn;
 653
 654         tifn = read_task_thread_flags(next_p);
 655         tifp = read_task_thread_flags(prev_p);
 656
 657         switch_to_bitmap(tifp);
 658
 659         propagate_user_return_notify(prev_p, next_p);
 660
 661         if ((tifp & _TIF_BLOCKSTEP || tifn & _TIF_BLOCKSTEP) &&
 662             arch_has_block_step()) {
 663                 unsigned long debugctl, msk;
 664
 665                 rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 666                 debugctl &= ~DEBUGCTLMSR_BTF;
 667                 msk = tifn & _TIF_BLOCKSTEP;
 668                 debugctl |= (msk >> TIF_BLOCKSTEP) << DEBUGCTLMSR_BTF_SHIFT;
 669                 wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
 670         }
 671
 672         if ((tifp ^ tifn) & _TIF_NOTSC)
 673                 cr4_toggle_bits_irqsoff(X86_CR4_TSD);
 674
 675         if ((tifp ^ tifn) & _TIF_NOCPUID)
 676                 set_cpuid_faulting(!!(tifn & _TIF_NOCPUID));
 677
 678         if (likely(!((tifp | tifn) & _TIF_SPEC_FORCE_UPDATE))) {
 679                 __speculation_ctrl_update(tifp, tifn);
 680         } else {
 681                 speculation_ctrl_update_tif(prev_p);
 682                 tifn = speculation_ctrl_update_tif(next_p);
 683
 684                 /* Enforce MSR update to ensure consistent state */
 685                 __speculation_ctrl_update(~tifn, tifn);
 686         }
 687 }
 688
 689 /*
 690  * Idle related variables and functions
 691  */
 692 unsigned long boot_option_idle_override = IDLE_NO_OVERRIDE;
 693 EXPORT_SYMBOL(boot_option_idle_override);
 694
 695 static void (*x86_idle)(void);
 696
 697 #ifndef CONFIG_SMP
 698 static inline void play_dead(void)
 699 {
 700         BUG();
 701 }
 702 #endif
 703
 704 void arch_cpu_idle_enter(void)
 705 {
 706         tsc_verify_tsc_adjust(false);
 707         local_touch_nmi();
 708 }
 709
 710 void arch_cpu_idle_dead(void)
 711 {
 712         play_dead();
 713 }
 714
 715 /*
 716  * Called from the generic idle code.
 717  */
 718 void arch_cpu_idle(void)
 719 {
 720         x86_idle();
 721 }
 722
 723 /*
 724  * We use this if we don't have any better idle routine..
 725  */
 726 void __cpuidle default_idle(void)
 727 {
 728         raw_safe_halt();
 729 }
 730 #if defined(CONFIG_APM_MODULE) || defined(CONFIG_HALTPOLL_CPUIDLE_MODULE)
 731 EXPORT_SYMBOL(default_idle);
 732 #endif
 733
 734 #ifdef CONFIG_XEN
 735 bool xen_set_default_idle(void)
 736 {
 737         bool ret = !!x86_idle;
 738
 739         x86_idle = default_idle;
 740
 741         return ret;
 742 }
 743 #endif
 744
 745 void __noreturn stop_this_cpu(void *dummy)
 746 {
 747         local_irq_disable();
 748         /*
 749          * Remove this CPU:
 750          */
 751         set_cpu_online(smp_processor_id(), false);
 752         disable_local_APIC();
 753         mcheck_cpu_clear(this_cpu_ptr(&cpu_info));
 754
 755         /*
 756          * Use wbinvd on processors that support SME. This provides support
 757          * for performing a successful kexec when going from SME inactive
 758          * to SME active (or vice-versa). The cache must be cleared so that
 759          * if there are entries with the same physical address, both with and
 760          * without the encryption bit, they don't race each other when flushed
 761          * and potentially end up with the wrong entry being committed to
 762          * memory.
 763          *
 764          * Test the CPUID bit directly because the machine might've cleared
 765          * X86_FEATURE_SME due to cmdline options.
 766          */
 767         if (cpuid_eax(0x8000001f) & BIT(0))
 768                 native_wbinvd();
 769         for (;;) {
 770                 /*
 771                  * Use native_halt() so that memory contents don't change
 772                  * (stack usage and variables) after possibly issuing the
 773                  * native_wbinvd() above.
 774                  */
 775                 native_halt();
 776         }
 777 }
 778
 779 /*
 780  * AMD Erratum 400 aware idle routine. We handle it the same way as C3 power
 781  * states (local apic timer and TSC stop).
 782  *
 783  * XXX this function is completely buggered vs RCU and tracing.
 784  */
 785 static void amd_e400_idle(void)
 786 {
 787         /*
 788          * We cannot use static_cpu_has_bug() here because X86_BUG_AMD_APIC_C1E
 789          * gets set after static_cpu_has() places have been converted via
 790          * alternatives.
 791          */
 792         if (!boot_cpu_has_bug(X86_BUG_AMD_APIC_C1E)) {
 793                 default_idle();
 794                 return;
 795         }
 796
 797         tick_broadcast_enter();
 798
 799         default_idle();
 800
 801         /*
 802          * The switch back from broadcast mode needs to be called with
 803          * interrupts disabled.
 804          */
 805         raw_local_irq_disable();
 806         tick_broadcast_exit();
 807         raw_local_irq_enable();
 808 }
 809
 810 /*
 811  * Intel Core2 and older machines prefer MWAIT over HALT for C1.
 812  * We can't rely on cpuidle installing MWAIT, because it will not load
 813  * on systems that support only C1 -- so the boot default must be MWAIT.
 814  *
 815  * Some AMD machines are the opposite, they depend on using HALT.
 816  *
 817  * So for default C1, which is used during boot until cpuidle loads,
 818  * use MWAIT-C1 on Intel HW that has it, else use HALT.
 819  */
 820 static int prefer_mwait_c1_over_halt(const struct cpuinfo_x86 *c)
 821 {
 822         if (c->x86_vendor != X86_VENDOR_INTEL)
 823                 return 0;
 824
 825         if (!cpu_has(c, X86_FEATURE_MWAIT) || boot_cpu_has_bug(X86_BUG_MONITOR))
 826                 return 0;
 827
 828         return 1;
 829 }
 830
 831 /*
 832  * MONITOR/MWAIT with no hints, used for default C1 state. This invokes MWAIT
 833  * with interrupts enabled and no flags, which is backwards compatible with the
 834  * original MWAIT implementation.
 835  */
 836 static __cpuidle void mwait_idle(void)
 837 {
 838         if (!current_set_polling_and_test()) {
 839                 if (this_cpu_has(X86_BUG_CLFLUSH_MONITOR)) {
 840                         mb(); /* quirk */
 841                         clflush((void *)&current_thread_info()->flags);
 842                         mb(); /* quirk */
 843                 }
 844
 845                 __monitor((void *)&current_thread_info()->flags, 0, 0);
 846                 if (!need_resched())
 847                         __sti_mwait(0, 0);
 848                 else
 849                         raw_local_irq_enable();
 850         } else {
 851                 raw_local_irq_enable();
 852         }
 853         __current_clr_polling();
 854 }
 855
 856 void select_idle_routine(const struct cpuinfo_x86 *c)
 857 {
 858 #ifdef CONFIG_SMP
 859         if (boot_option_idle_override == IDLE_POLL && smp_num_siblings > 1)
 860                 pr_warn_once("WARNING: polling idle and HT enabled, performance may degrade\n");
 861 #endif
 862         if (x86_idle || boot_option_idle_override == IDLE_POLL)
 863                 return;
 864
 865         if (boot_cpu_has_bug(X86_BUG_AMD_E400)) {
 866                 pr_info("using AMD E400 aware idle routine\n");
 867                 x86_idle = amd_e400_idle;
 868         } else if (prefer_mwait_c1_over_halt(c)) {
 869                 pr_info("using mwait in idle threads\n");
 870                 x86_idle = mwait_idle;
 871         } else if (cpu_feature_enabled(X86_FEATURE_TDX_GUEST)) {
 872                 pr_info("using TDX aware idle routine\n");
 873                 x86_idle = tdx_safe_halt;
 874         } else
 875                 x86_idle = default_idle;
 876 }
 877
 878 void amd_e400_c1e_apic_setup(void)
 879 {
 880         if (boot_cpu_has_bug(X86_BUG_AMD_APIC_C1E)) {
 881                 pr_info("Switch to broadcast mode on CPU%d\n", smp_processor_id());
 882                 local_irq_disable();
 883                 tick_broadcast_force();
 884                 local_irq_enable();
 885         }
 886 }
 887
 888 void __init arch_post_acpi_subsys_init(void)
 889 {
 890         u32 lo, hi;
 891
 892         if (!boot_cpu_has_bug(X86_BUG_AMD_E400))
 893                 return;
 894
 895         /*
 896          * AMD E400 detection needs to happen after ACPI has been enabled. If
 897          * the machine is affected K8_INTP_C1E_ACTIVE_MASK bits are set in
 898          * MSR_K8_INT_PENDING_MSG.
 899          */
 900         rdmsr(MSR_K8_INT_PENDING_MSG, lo, hi);
 901         if (!(lo & K8_INTP_C1E_ACTIVE_MASK))
 902                 return;
 903
 904         boot_cpu_set_bug(X86_BUG_AMD_APIC_C1E);
 905
 906         if (!boot_cpu_has(X86_FEATURE_NONSTOP_TSC))
 907                 mark_tsc_unstable("TSC halt in AMD C1E");
 908         pr_info("System has AMD C1E enabled\n");
 909 }
 910
 911 static int __init idle_setup(char *str)
 912 {
 913         if (!str)
 914                 return -EINVAL;
 915
 916         if (!strcmp(str, "poll")) {
 917                 pr_info("using polling idle threads\n");
 918                 boot_option_idle_override = IDLE_POLL;
 919                 cpu_idle_poll_ctrl(true);
 920         } else if (!strcmp(str, "halt")) {
 921                 /*
 922                  * When the boot option of idle=halt is added, halt is
 923                  * forced to be used for CPU idle. In such case CPU C2/C3
 924                  * won't be used again.
 925                  * To continue to load the CPU idle driver, don't touch
 926                  * the boot_option_idle_override.
 927                  */
 928                 x86_idle = default_idle;
 929                 boot_option_idle_override = IDLE_HALT;
 930         } else if (!strcmp(str, "nomwait")) {
 931                 /*
 932                  * If the boot option of "idle=nomwait" is added,
 933                  * it means that mwait will be disabled for CPU C2/C3
 934                  * states. In such case it won't touch the variable
 935                  * of boot_option_idle_override.
 936                  */
 937                 boot_option_idle_override = IDLE_NOMWAIT;
 938         } else
 939                 return -1;
 940
 941         return 0;
 942 }
 943 early_param("idle", idle_setup);
 944
 945 unsigned long arch_align_stack(unsigned long sp)
 946 {
 947         if (!(current->personality & ADDR_NO_RANDOMIZE) && randomize_va_space)
 948                 sp -= get_random_int() % 8192;
 949         return sp & ~0xf;
 950 }
 951
 952 unsigned long arch_randomize_brk(struct mm_struct *mm)
 953 {
 954         return randomize_page(mm->brk, 0x02000000);
 955 }
 956
 957 /*
 958  * Called from fs/proc with a reference on @p to find the function
 959  * which called into schedule(). This needs to be done carefully
 960  * because the task might wake up and we might look at a stack
 961  * changing under us.
 962  */
 963 unsigned long __get_wchan(struct task_struct *p)
 964 {
 965         struct unwind_state state;
 966         unsigned long addr = 0;
 967
 968         if (!try_get_task_stack(p))
 969                 return 0;
 970
 971         for (unwind_start(&state, p, NULL, NULL); !unwind_done(&state);
 972              unwind_next_frame(&state)) {
 973                 addr = unwind_get_return_address(&state);
 974                 if (!addr)
 975                         break;
 976                 if (in_sched_functions(addr))
 977                         continue;
 978                 break;
 979         }
 980
 981         put_task_stack(p);
 982
 983         return addr;
 984 }
 985
 986 long do_arch_prctl_common(int option, unsigned long arg2)
 987 {
 988         switch (option) {
 989         case ARCH_GET_CPUID:
 990                 return get_cpuid_mode();
 991         case ARCH_SET_CPUID:
 992                 return set_cpuid_mode(arg2);
 993         case ARCH_GET_XCOMP_SUPP:
 994         case ARCH_GET_XCOMP_PERM:
 995         case ARCH_REQ_XCOMP_PERM:
 996         case ARCH_GET_XCOMP_GUEST_PERM:
 997         case ARCH_REQ_XCOMP_GUEST_PERM:
 998                 return fpu_xstate_prctl(option, arg2);
 999         }
1000
1001         return -EINVAL;
1002 }