arch/x86/kernel/cpu/intel.c

   1 #include <linux/kernel.h>
   2
   3 #include <linux/string.h>
   4 #include <linux/bitops.h>
   5 #include <linux/smp.h>
   6 #include <linux/sched.h>
   7 #include <linux/thread_info.h>
   8 #include <linux/module.h>
   9 #include <linux/uaccess.h>
  10
  11 #include <asm/processor.h>
  12 #include <asm/pgtable.h>
  13 #include <asm/msr.h>
  14 #include <asm/bugs.h>
  15 #include <asm/cpu.h>
  16
  17 #ifdef CONFIG_X86_64
  18 #include <linux/topology.h>
  19 #endif
  20
  21 #include "cpu.h"
  22
  23 #ifdef CONFIG_X86_LOCAL_APIC
  24 #include <asm/mpspec.h>
  25 #include <asm/apic.h>
  26 #endif
  27
  28 static void early_init_intel(struct cpuinfo_x86 *c)
  29 {
  30         u64 misc_enable;
  31
  32         /* Unmask CPUID levels if masked: */
  33         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
  34                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
  35
  36                 if (misc_enable & MSR_IA32_MISC_ENABLE_LIMIT_CPUID) {
  37                         misc_enable &= ~MSR_IA32_MISC_ENABLE_LIMIT_CPUID;
  38                         wrmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
  39                         c->cpuid_level = cpuid_eax(0);
  40                         get_cpu_cap(c);
  41                 }
  42         }
  43
  44         if ((c->x86 == 0xf && c->x86_model >= 0x03) ||
  45                 (c->x86 == 0x6 && c->x86_model >= 0x0e))
  46                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
  47
  48         if (c->x86 >= 6 && !cpu_has(c, X86_FEATURE_IA64)) {
  49                 unsigned lower_word;
  50
  51                 wrmsr(MSR_IA32_UCODE_REV, 0, 0);
  52                 /* Required by the SDM */
  53                 sync_core();
  54                 rdmsr(MSR_IA32_UCODE_REV, lower_word, c->microcode);
  55         }
  56
  57         /*
  58          * Atom erratum AAE44/AAF40/AAG38/AAH41:
  59          *
  60          * A race condition between speculative fetches and invalidating
  61          * a large page.  This is worked around in microcode, but we
  62          * need the microcode to have already been loaded... so if it is
  63          * not, recommend a BIOS update and disable large pages.
  64          */
  65         if (c->x86 == 6 && c->x86_model == 0x1c && c->x86_mask <= 2 &&
  66             c->microcode < 0x20e) {
  67                 printk(KERN_WARNING "Atom PSE erratum detected, BIOS microcode update recommended\n");
  68                 clear_cpu_cap(c, X86_FEATURE_PSE);
  69         }
  70
  71 #ifdef CONFIG_X86_64
  72         set_cpu_cap(c, X86_FEATURE_SYSENTER32);
  73 #else
  74         /* Netburst reports 64 bytes clflush size, but does IO in 128 bytes */
  75         if (c->x86 == 15 && c->x86_cache_alignment == 64)
  76                 c->x86_cache_alignment = 128;
  77 #endif
  78
  79         /* CPUID workaround for 0F33/0F34 CPU */
  80         if (c->x86 == 0xF && c->x86_model == 0x3
  81             && (c->x86_mask == 0x3 || c->x86_mask == 0x4))
  82                 c->x86_phys_bits = 36;
  83
  84         /*
  85          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
  86          * with P/T states and does not stop in deep C-states.
  87          *
  88          * It is also reliable across cores and sockets. (but not across
  89          * cabinets - we turn it off in that case explicitly.)
  90          */
  91         if (c->x86_power & (1 << 8)) {
  92                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
  93                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
  94                 if (!check_tsc_unstable())
  95                         set_sched_clock_stable();
  96         }
  97
  98         /* Penwell and Cloverview have the TSC which doesn't sleep on S3 */
  99         if (c->x86 == 6) {
 100                 switch (c->x86_model) {
 101                 case 0x27:      /* Penwell */
 102                 case 0x35:      /* Cloverview */
 103                         set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC_S3);
 104                         break;
 105                 default:
 106                         break;
 107                 }
 108         }
 109
 110         /*
 111          * There is a known erratum on Pentium III and Core Solo
 112          * and Core Duo CPUs.
 113          * " Page with PAT set to WC while associated MTRR is UC
 114          *   may consolidate to UC "
 115          * Because of this erratum, it is better to stick with
 116          * setting WC in MTRR rather than using PAT on these CPUs.
 117          *
 118          * Enable PAT WC only on P4, Core 2 or later CPUs.
 119          */
 120         if (c->x86 == 6 && c->x86_model < 15)
 121                 clear_cpu_cap(c, X86_FEATURE_PAT);
 122
 123 #ifdef CONFIG_KMEMCHECK
 124         /*
 125          * P4s have a "fast strings" feature which causes single-
 126          * stepping REP instructions to only generate a #DB on
 127          * cache-line boundaries.
 128          *
 129          * Ingo Molnar reported a Pentium D (model 6) and a Xeon
 130          * (model 2) with the same problem.
 131          */
 132         if (c->x86 == 15) {
 133                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
 134
 135                 if (misc_enable & MSR_IA32_MISC_ENABLE_FAST_STRING) {
 136                         printk(KERN_INFO "kmemcheck: Disabling fast string operations\n");
 137
 138                         misc_enable &= ~MSR_IA32_MISC_ENABLE_FAST_STRING;
 139                         wrmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
 140                 }
 141         }
 142 #endif
 143
 144         /*
 145          * If fast string is not enabled in IA32_MISC_ENABLE for any reason,
 146          * clear the fast string and enhanced fast string CPU capabilities.
 147          */
 148         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
 149                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
 150                 if (!(misc_enable & MSR_IA32_MISC_ENABLE_FAST_STRING)) {
 151                         printk(KERN_INFO "Disabled fast string operations\n");
 152                         setup_clear_cpu_cap(X86_FEATURE_REP_GOOD);
 153                         setup_clear_cpu_cap(X86_FEATURE_ERMS);
 154                 }
 155         }
 156
 157         /*
 158          * Intel Quark Core DevMan_001.pdf section 6.4.11
 159          * "The operating system also is required to invalidate (i.e., flush)
 160          *  the TLB when any changes are made to any of the page table entries.
 161          *  The operating system must reload CR3 to cause the TLB to be flushed"
 162          *
 163          * As a result cpu_has_pge() in arch/x86/include/asm/tlbflush.h should
 164          * be false so that __flush_tlb_all() causes CR3 insted of CR4.PGE
 165          * to be modified
 166          */
 167         if (c->x86 == 5 && c->x86_model == 9) {
 168                 pr_info("Disabling PGE capability bit\n");
 169                 setup_clear_cpu_cap(X86_FEATURE_PGE);
 170         }
 171 }
 172
 173 #ifdef CONFIG_X86_32
 174 /*
 175  *      Early probe support logic for ppro memory erratum #50
 176  *
 177  *      This is called before we do cpu ident work
 178  */
 179
 180 int ppro_with_ram_bug(void)
 181 {
 182         /* Uses data from early_cpu_detect now */
 183         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL &&
 184             boot_cpu_data.x86 == 6 &&
 185             boot_cpu_data.x86_model == 1 &&
 186             boot_cpu_data.x86_mask < 8) {
 187                 printk(KERN_INFO "Pentium Pro with Errata#50 detected. Taking evasive action.\n");
 188                 return 1;
 189         }
 190         return 0;
 191 }
 192
 193 static void intel_smp_check(struct cpuinfo_x86 *c)
 194 {
 195         /* calling is from identify_secondary_cpu() ? */
 196         if (!c->cpu_index)
 197                 return;
 198
 199         /*
 200          * Mask B, Pentium, but not Pentium MMX
 201          */
 202         if (c->x86 == 5 &&
 203             c->x86_mask >= 1 && c->x86_mask <= 4 &&
 204             c->x86_model <= 3) {
 205                 /*
 206                  * Remember we have B step Pentia with bugs
 207                  */
 208                 WARN_ONCE(1, "WARNING: SMP operation may be unreliable"
 209                                     "with B stepping processors.\n");
 210         }
 211 }
 212
 213 static void intel_workarounds(struct cpuinfo_x86 *c)
 214 {
 215         unsigned long lo, hi;
 216
 217 #ifdef CONFIG_X86_F00F_BUG
 218         /*
 219          * All current models of Pentium and Pentium with MMX technology CPUs
 220          * have the F0 0F bug, which lets nonprivileged users lock up the
 221          * system. Announce that the fault handler will be checking for it.
 222          */
 223         clear_cpu_bug(c, X86_BUG_F00F);
 224         if (!paravirt_enabled() && c->x86 == 5) {
 225                 static int f00f_workaround_enabled;
 226
 227                 set_cpu_bug(c, X86_BUG_F00F);
 228                 if (!f00f_workaround_enabled) {
 229                         printk(KERN_NOTICE "Intel Pentium with F0 0F bug - workaround enabled.\n");
 230                         f00f_workaround_enabled = 1;
 231                 }
 232         }
 233 #endif
 234
 235         /*
 236          * SEP CPUID bug: Pentium Pro reports SEP but doesn't have it until
 237          * model 3 mask 3
 238          */
 239         if ((c->x86<<8 | c->x86_model<<4 | c->x86_mask) < 0x633)
 240                 clear_cpu_cap(c, X86_FEATURE_SEP);
 241
 242         /*
 243          * P4 Xeon errata 037 workaround.
 244          * Hardware prefetcher may cause stale data to be loaded into the cache.
 245          */
 246         if ((c->x86 == 15) && (c->x86_model == 1) && (c->x86_mask == 1)) {
 247                 rdmsr(MSR_IA32_MISC_ENABLE, lo, hi);
 248                 if ((lo & MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE) == 0) {
 249                         printk (KERN_INFO "CPU: C0 stepping P4 Xeon detected.\n");
 250                         printk (KERN_INFO "CPU: Disabling hardware prefetching (Errata 037)\n");
 251                         lo |= MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE;
 252                         wrmsr(MSR_IA32_MISC_ENABLE, lo, hi);
 253                 }
 254         }
 255
 256         /*
 257          * See if we have a good local APIC by checking for buggy Pentia,
 258          * i.e. all B steppings and the C2 stepping of P54C when using their
 259          * integrated APIC (see 11AP erratum in "Pentium Processor
 260          * Specification Update").
 261          */
 262         if (cpu_has_apic && (c->x86<<8 | c->x86_model<<4) == 0x520 &&
 263             (c->x86_mask < 0x6 || c->x86_mask == 0xb))
 264                 set_cpu_cap(c, X86_FEATURE_11AP);
 265
 266
 267 #ifdef CONFIG_X86_INTEL_USERCOPY
 268         /*
 269          * Set up the preferred alignment for movsl bulk memory moves
 270          */
 271         switch (c->x86) {
 272         case 4:         /* 486: untested */
 273                 break;
 274         case 5:         /* Old Pentia: untested */
 275                 break;
 276         case 6:         /* PII/PIII only like movsl with 8-byte alignment */
 277                 movsl_mask.mask = 7;
 278                 break;
 279         case 15:        /* P4 is OK down to 8-byte alignment */
 280                 movsl_mask.mask = 7;
 281                 break;
 282         }
 283 #endif
 284
 285 #ifdef CONFIG_X86_NUMAQ
 286         numaq_tsc_disable();
 287 #endif
 288
 289         intel_smp_check(c);
 290 }
 291 #else
 292 static void intel_workarounds(struct cpuinfo_x86 *c)
 293 {
 294 }
 295 #endif
 296
 297 static void srat_detect_node(struct cpuinfo_x86 *c)
 298 {
 299 #ifdef CONFIG_NUMA
 300         unsigned node;
 301         int cpu = smp_processor_id();
 302
 303         /* Don't do the funky fallback heuristics the AMD version employs
 304            for now. */
 305         node = numa_cpu_node(cpu);
 306         if (node == NUMA_NO_NODE || !node_online(node)) {
 307                 /* reuse the value from init_cpu_to_node() */
 308                 node = cpu_to_node(cpu);
 309         }
 310         numa_set_node(cpu, node);
 311 #endif
 312 }
 313
 314 /*
 315  * find out the number of processor cores on the die
 316  */
 317 static int intel_num_cpu_cores(struct cpuinfo_x86 *c)
 318 {
 319         unsigned int eax, ebx, ecx, edx;
 320
 321         if (c->cpuid_level < 4)
 322                 return 1;
 323
 324         /* Intel has a non-standard dependency on %ecx for this CPUID level. */
 325         cpuid_count(4, 0, &eax, &ebx, &ecx, &edx);
 326         if (eax & 0x1f)
 327                 return (eax >> 26) + 1;
 328         else
 329                 return 1;
 330 }
 331
 332 static void detect_vmx_virtcap(struct cpuinfo_x86 *c)
 333 {
 334         /* Intel VMX MSR indicated features */
 335 #define X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW    0x00200000
 336 #define X86_VMX_FEATURE_PROC_CTLS_VNMI          0x00400000
 337 #define X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS      0x80000000
 338 #define X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC    0x00000001
 339 #define X86_VMX_FEATURE_PROC_CTLS2_EPT          0x00000002
 340 #define X86_VMX_FEATURE_PROC_CTLS2_VPID         0x00000020
 341
 342         u32 vmx_msr_low, vmx_msr_high, msr_ctl, msr_ctl2;
 343
 344         clear_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 345         clear_cpu_cap(c, X86_FEATURE_VNMI);
 346         clear_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 347         clear_cpu_cap(c, X86_FEATURE_EPT);
 348         clear_cpu_cap(c, X86_FEATURE_VPID);
 349
 350         rdmsr(MSR_IA32_VMX_PROCBASED_CTLS, vmx_msr_low, vmx_msr_high);
 351         msr_ctl = vmx_msr_high | vmx_msr_low;
 352         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW)
 353                 set_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 354         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_VNMI)
 355                 set_cpu_cap(c, X86_FEATURE_VNMI);
 356         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS) {
 357                 rdmsr(MSR_IA32_VMX_PROCBASED_CTLS2,
 358                       vmx_msr_low, vmx_msr_high);
 359                 msr_ctl2 = vmx_msr_high | vmx_msr_low;
 360                 if ((msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC) &&
 361                     (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW))
 362                         set_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 363                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_EPT)
 364                         set_cpu_cap(c, X86_FEATURE_EPT);
 365                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VPID)
 366                         set_cpu_cap(c, X86_FEATURE_VPID);
 367         }
 368 }
 369
 370 static void init_intel(struct cpuinfo_x86 *c)
 371 {
 372         unsigned int l2 = 0;
 373
 374         early_init_intel(c);
 375
 376         intel_workarounds(c);
 377
 378         /*
 379          * Detect the extended topology information if available. This
 380          * will reinitialise the initial_apicid which will be used
 381          * in init_intel_cacheinfo()
 382          */
 383         detect_extended_topology(c);
 384
 385         l2 = init_intel_cacheinfo(c);
 386
 387         /* Detect legacy cache sizes if init_intel_cacheinfo did not */
 388         if (l2 == 0) {
 389                 cpu_detect_cache_sizes(c);
 390                 l2 = c->x86_cache_size;
 391         }
 392
 393         if (c->cpuid_level > 9) {
 394                 unsigned eax = cpuid_eax(10);
 395                 /* Check for version and the number of counters */
 396                 if ((eax & 0xff) && (((eax>>8) & 0xff) > 1))
 397                         set_cpu_cap(c, X86_FEATURE_ARCH_PERFMON);
 398         }
 399
 400         if (cpu_has_xmm2)
 401                 set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 402         if (cpu_has_ds) {
 403                 unsigned int l1;
 404                 rdmsr(MSR_IA32_MISC_ENABLE, l1, l2);
 405                 if (!(l1 & (1<<11)))
 406                         set_cpu_cap(c, X86_FEATURE_BTS);
 407                 if (!(l1 & (1<<12)))
 408                         set_cpu_cap(c, X86_FEATURE_PEBS);
 409         }
 410
 411         if (c->x86 == 6 && cpu_has_clflush &&
 412             (c->x86_model == 29 || c->x86_model == 46 || c->x86_model == 47))
 413                 set_cpu_cap(c, X86_FEATURE_CLFLUSH_MONITOR);
 414
 415 #ifdef CONFIG_X86_64
 416         if (c->x86 == 15)
 417                 c->x86_cache_alignment = c->x86_clflush_size * 2;
 418         if (c->x86 == 6)
 419                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 420 #else
 421         /*
 422          * Names for the Pentium II/Celeron processors
 423          * detectable only by also checking the cache size.
 424          * Dixon is NOT a Celeron.
 425          */
 426         if (c->x86 == 6) {
 427                 char *p = NULL;
 428
 429                 switch (c->x86_model) {
 430                 case 5:
 431                         if (l2 == 0)
 432                                 p = "Celeron (Covington)";
 433                         else if (l2 == 256)
 434                                 p = "Mobile Pentium II (Dixon)";
 435                         break;
 436
 437                 case 6:
 438                         if (l2 == 128)
 439                                 p = "Celeron (Mendocino)";
 440                         else if (c->x86_mask == 0 || c->x86_mask == 5)
 441                                 p = "Celeron-A";
 442                         break;
 443
 444                 case 8:
 445                         if (l2 == 128)
 446                                 p = "Celeron (Coppermine)";
 447                         break;
 448                 }
 449
 450                 if (p)
 451                         strcpy(c->x86_model_id, p);
 452         }
 453
 454         if (c->x86 == 15)
 455                 set_cpu_cap(c, X86_FEATURE_P4);
 456         if (c->x86 == 6)
 457                 set_cpu_cap(c, X86_FEATURE_P3);
 458 #endif
 459
 460         if (!cpu_has(c, X86_FEATURE_XTOPOLOGY)) {
 461                 /*
 462                  * let's use the legacy cpuid vector 0x1 and 0x4 for topology
 463                  * detection.
 464                  */
 465                 c->x86_max_cores = intel_num_cpu_cores(c);
 466 #ifdef CONFIG_X86_32
 467                 detect_ht(c);
 468 #endif
 469         }
 470
 471         /* Work around errata */
 472         srat_detect_node(c);
 473
 474         if (cpu_has(c, X86_FEATURE_VMX))
 475                 detect_vmx_virtcap(c);
 476
 477         /*
 478          * Initialize MSR_IA32_ENERGY_PERF_BIAS if BIOS did not.
 479          * x86_energy_perf_policy(8) is available to change it at run-time
 480          */
 481         if (cpu_has(c, X86_FEATURE_EPB)) {
 482                 u64 epb;
 483
 484                 rdmsrl(MSR_IA32_ENERGY_PERF_BIAS, epb);
 485                 if ((epb & 0xF) == ENERGY_PERF_BIAS_PERFORMANCE) {
 486                         printk_once(KERN_WARNING "ENERGY_PERF_BIAS:"
 487                                 " Set to 'normal', was 'performance'\n"
 488                                 "ENERGY_PERF_BIAS: View and update with"
 489                                 " x86_energy_perf_policy(8)\n");
 490                         epb = (epb & ~0xF) | ENERGY_PERF_BIAS_NORMAL;
 491                         wrmsrl(MSR_IA32_ENERGY_PERF_BIAS, epb);
 492                 }
 493         }
 494 }
 495
 496 #ifdef CONFIG_X86_32
 497 static unsigned int intel_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 498 {
 499         /*
 500          * Intel PIII Tualatin. This comes in two flavours.
 501          * One has 256kb of cache, the other 512. We have no way
 502          * to determine which, so we use a boottime override
 503          * for the 512kb model, and assume 256 otherwise.
 504          */
 505         if ((c->x86 == 6) && (c->x86_model == 11) && (size == 0))
 506                 size = 256;
 507
 508         /*
 509          * Intel Quark SoC X1000 contains a 4-way set associative
 510          * 16K cache with a 16 byte cache line and 256 lines per tag
 511          */
 512         if ((c->x86 == 5) && (c->x86_model == 9))
 513                 size = 16;
 514         return size;
 515 }
 516 #endif
 517
 518 #define TLB_INST_4K     0x01
 519 #define TLB_INST_4M     0x02
 520 #define TLB_INST_2M_4M  0x03
 521
 522 #define TLB_INST_ALL    0x05
 523 #define TLB_INST_1G     0x06
 524
 525 #define TLB_DATA_4K     0x11
 526 #define TLB_DATA_4M     0x12
 527 #define TLB_DATA_2M_4M  0x13
 528 #define TLB_DATA_4K_4M  0x14
 529
 530 #define TLB_DATA_1G     0x16
 531
 532 #define TLB_DATA0_4K    0x21
 533 #define TLB_DATA0_4M    0x22
 534 #define TLB_DATA0_2M_4M 0x23
 535
 536 #define STLB_4K         0x41
 537 #define STLB_4K_2M      0x42
 538
 539 static const struct _tlb_table intel_tlb_table[] = {
 540         { 0x01, TLB_INST_4K,            32,     " TLB_INST 4 KByte pages, 4-way set associative" },
 541         { 0x02, TLB_INST_4M,            2,      " TLB_INST 4 MByte pages, full associative" },
 542         { 0x03, TLB_DATA_4K,            64,     " TLB_DATA 4 KByte pages, 4-way set associative" },
 543         { 0x04, TLB_DATA_4M,            8,      " TLB_DATA 4 MByte pages, 4-way set associative" },
 544         { 0x05, TLB_DATA_4M,            32,     " TLB_DATA 4 MByte pages, 4-way set associative" },
 545         { 0x0b, TLB_INST_4M,            4,      " TLB_INST 4 MByte pages, 4-way set associative" },
 546         { 0x4f, TLB_INST_4K,            32,     " TLB_INST 4 KByte pages */" },
 547         { 0x50, TLB_INST_ALL,           64,     " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 548         { 0x51, TLB_INST_ALL,           128,    " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 549         { 0x52, TLB_INST_ALL,           256,    " TLB_INST 4 KByte and 2-MByte or 4-MByte pages" },
 550         { 0x55, TLB_INST_2M_4M,         7,      " TLB_INST 2-MByte or 4-MByte pages, fully associative" },
 551         { 0x56, TLB_DATA0_4M,           16,     " TLB_DATA0 4 MByte pages, 4-way set associative" },
 552         { 0x57, TLB_DATA0_4K,           16,     " TLB_DATA0 4 KByte pages, 4-way associative" },
 553         { 0x59, TLB_DATA0_4K,           16,     " TLB_DATA0 4 KByte pages, fully associative" },
 554         { 0x5a, TLB_DATA0_2M_4M,        32,     " TLB_DATA0 2-MByte or 4 MByte pages, 4-way set associative" },
 555         { 0x5b, TLB_DATA_4K_4M,         64,     " TLB_DATA 4 KByte and 4 MByte pages" },
 556         { 0x5c, TLB_DATA_4K_4M,         128,    " TLB_DATA 4 KByte and 4 MByte pages" },
 557         { 0x5d, TLB_DATA_4K_4M,         256,    " TLB_DATA 4 KByte and 4 MByte pages" },
 558         { 0x61, TLB_INST_4K,            48,     " TLB_INST 4 KByte pages, full associative" },
 559         { 0x63, TLB_DATA_1G,            4,      " TLB_DATA 1 GByte pages, 4-way set associative" },
 560         { 0x76, TLB_INST_2M_4M,         8,      " TLB_INST 2-MByte or 4-MByte pages, fully associative" },
 561         { 0xb0, TLB_INST_4K,            128,    " TLB_INST 4 KByte pages, 4-way set associative" },
 562         { 0xb1, TLB_INST_2M_4M,         4,      " TLB_INST 2M pages, 4-way, 8 entries or 4M pages, 4-way entries" },
 563         { 0xb2, TLB_INST_4K,            64,     " TLB_INST 4KByte pages, 4-way set associative" },
 564         { 0xb3, TLB_DATA_4K,            128,    " TLB_DATA 4 KByte pages, 4-way set associative" },
 565         { 0xb4, TLB_DATA_4K,            256,    " TLB_DATA 4 KByte pages, 4-way associative" },
 566         { 0xb5, TLB_INST_4K,            64,     " TLB_INST 4 KByte pages, 8-way set ssociative" },
 567         { 0xb6, TLB_INST_4K,            128,    " TLB_INST 4 KByte pages, 8-way set ssociative" },
 568         { 0xba, TLB_DATA_4K,            64,     " TLB_DATA 4 KByte pages, 4-way associative" },
 569         { 0xc0, TLB_DATA_4K_4M,         8,      " TLB_DATA 4 KByte and 4 MByte pages, 4-way associative" },
 570         { 0xc1, STLB_4K_2M,             1024,   " STLB 4 KByte and 2 MByte pages, 8-way associative" },
 571         { 0xc2, TLB_DATA_2M_4M,         16,     " DTLB 2 MByte/4MByte pages, 4-way associative" },
 572         { 0xca, STLB_4K,                512,    " STLB 4 KByte pages, 4-way associative" },
 573         { 0x00, 0, 0 }
 574 };
 575
 576 static void intel_tlb_lookup(const unsigned char desc)
 577 {
 578         unsigned char k;
 579         if (desc == 0)
 580                 return;
 581
 582         /* look up this descriptor in the table */
 583         for (k = 0; intel_tlb_table[k].descriptor != desc && \
 584                         intel_tlb_table[k].descriptor != 0; k++)
 585                 ;
 586
 587         if (intel_tlb_table[k].tlb_type == 0)
 588                 return;
 589
 590         switch (intel_tlb_table[k].tlb_type) {
 591         case STLB_4K:
 592                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 593                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 594                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 595                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 596                 break;
 597         case STLB_4K_2M:
 598                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 599                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 600                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 601                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 602                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 603                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 604                 if (tlb_lld_2m[ENTRIES] < intel_tlb_table[k].entries)
 605                         tlb_lld_2m[ENTRIES] = intel_tlb_table[k].entries;
 606                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 607                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 608                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 609                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 610                 break;
 611         case TLB_INST_ALL:
 612                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 613                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 614                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 615                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 616                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 617                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 618                 break;
 619         case TLB_INST_4K:
 620                 if (tlb_lli_4k[ENTRIES] < intel_tlb_table[k].entries)
 621                         tlb_lli_4k[ENTRIES] = intel_tlb_table[k].entries;
 622                 break;
 623         case TLB_INST_4M:
 624                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 625                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 626                 break;
 627         case TLB_INST_2M_4M:
 628                 if (tlb_lli_2m[ENTRIES] < intel_tlb_table[k].entries)
 629                         tlb_lli_2m[ENTRIES] = intel_tlb_table[k].entries;
 630                 if (tlb_lli_4m[ENTRIES] < intel_tlb_table[k].entries)
 631                         tlb_lli_4m[ENTRIES] = intel_tlb_table[k].entries;
 632                 break;
 633         case TLB_DATA_4K:
 634         case TLB_DATA0_4K:
 635                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 636                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 637                 break;
 638         case TLB_DATA_4M:
 639         case TLB_DATA0_4M:
 640                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 641                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 642                 break;
 643         case TLB_DATA_2M_4M:
 644         case TLB_DATA0_2M_4M:
 645                 if (tlb_lld_2m[ENTRIES] < intel_tlb_table[k].entries)
 646                         tlb_lld_2m[ENTRIES] = intel_tlb_table[k].entries;
 647                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 648                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 649                 break;
 650         case TLB_DATA_4K_4M:
 651                 if (tlb_lld_4k[ENTRIES] < intel_tlb_table[k].entries)
 652                         tlb_lld_4k[ENTRIES] = intel_tlb_table[k].entries;
 653                 if (tlb_lld_4m[ENTRIES] < intel_tlb_table[k].entries)
 654                         tlb_lld_4m[ENTRIES] = intel_tlb_table[k].entries;
 655                 break;
 656         case TLB_DATA_1G:
 657                 if (tlb_lld_1g[ENTRIES] < intel_tlb_table[k].entries)
 658                         tlb_lld_1g[ENTRIES] = intel_tlb_table[k].entries;
 659                 break;
 660         }
 661 }
 662
 663 static void intel_tlb_flushall_shift_set(struct cpuinfo_x86 *c)
 664 {
 665         switch ((c->x86 << 8) + c->x86_model) {
 666         case 0x60f: /* original 65 nm celeron/pentium/core2/xeon, "Merom"/"Conroe" */
 667         case 0x616: /* single-core 65 nm celeron/core2solo "Merom-L"/"Conroe-L" */
 668         case 0x617: /* current 45 nm celeron/core2/xeon "Penryn"/"Wolfdale" */
 669         case 0x61d: /* six-core 45 nm xeon "Dunnington" */
 670                 tlb_flushall_shift = -1;
 671                 break;
 672         case 0x63a: /* Ivybridge */
 673                 tlb_flushall_shift = 2;
 674                 break;
 675         case 0x61a: /* 45 nm nehalem, "Bloomfield" */
 676         case 0x61e: /* 45 nm nehalem, "Lynnfield" */
 677         case 0x625: /* 32 nm nehalem, "Clarkdale" */
 678         case 0x62c: /* 32 nm nehalem, "Gulftown" */
 679         case 0x62e: /* 45 nm nehalem-ex, "Beckton" */
 680         case 0x62f: /* 32 nm Xeon E7 */
 681         case 0x62a: /* SandyBridge */
 682         case 0x62d: /* SandyBridge, "Romely-EP" */
 683         default:
 684                 tlb_flushall_shift = 6;
 685         }
 686 }
 687
 688 static void intel_detect_tlb(struct cpuinfo_x86 *c)
 689 {
 690         int i, j, n;
 691         unsigned int regs[4];
 692         unsigned char *desc = (unsigned char *)regs;
 693
 694         if (c->cpuid_level < 2)
 695                 return;
 696
 697         /* Number of times to iterate */
 698         n = cpuid_eax(2) & 0xFF;
 699
 700         for (i = 0 ; i < n ; i++) {
 701                 cpuid(2, &regs[0], &regs[1], &regs[2], &regs[3]);
 702
 703                 /* If bit 31 is set, this is an unknown format */
 704                 for (j = 0 ; j < 3 ; j++)
 705                         if (regs[j] & (1 << 31))
 706                                 regs[j] = 0;
 707
 708                 /* Byte 0 is level count, not a descriptor */
 709                 for (j = 1 ; j < 16 ; j++)
 710                         intel_tlb_lookup(desc[j]);
 711         }
 712         intel_tlb_flushall_shift_set(c);
 713 }
 714
 715 static const struct cpu_dev intel_cpu_dev = {
 716         .c_vendor       = "Intel",
 717         .c_ident        = { "GenuineIntel" },
 718 #ifdef CONFIG_X86_32
 719         .legacy_models = {
 720                 { .family = 4, .model_names =
 721                   {
 722                           [0] = "486 DX-25/33",
 723                           [1] = "486 DX-50",
 724                           [2] = "486 SX",
 725                           [3] = "486 DX/2",
 726                           [4] = "486 SL",
 727                           [5] = "486 SX/2",
 728                           [7] = "486 DX/2-WB",
 729                           [8] = "486 DX/4",
 730                           [9] = "486 DX/4-WB"
 731                   }
 732                 },
 733                 { .family = 5, .model_names =
 734                   {
 735                           [0] = "Pentium 60/66 A-step",
 736                           [1] = "Pentium 60/66",
 737                           [2] = "Pentium 75 - 200",
 738                           [3] = "OverDrive PODP5V83",
 739                           [4] = "Pentium MMX",
 740                           [7] = "Mobile Pentium 75 - 200",
 741                           [8] = "Mobile Pentium MMX",
 742                           [9] = "Quark SoC X1000",
 743                   }
 744                 },
 745                 { .family = 6, .model_names =
 746                   {
 747                           [0] = "Pentium Pro A-step",
 748                           [1] = "Pentium Pro",
 749                           [3] = "Pentium II (Klamath)",
 750                           [4] = "Pentium II (Deschutes)",
 751                           [5] = "Pentium II (Deschutes)",
 752                           [6] = "Mobile Pentium II",
 753                           [7] = "Pentium III (Katmai)",
 754                           [8] = "Pentium III (Coppermine)",
 755                           [10] = "Pentium III (Cascades)",
 756                           [11] = "Pentium III (Tualatin)",
 757                   }
 758                 },
 759                 { .family = 15, .model_names =
 760                   {
 761                           [0] = "Pentium 4 (Unknown)",
 762                           [1] = "Pentium 4 (Willamette)",
 763                           [2] = "Pentium 4 (Northwood)",
 764                           [4] = "Pentium 4 (Foster)",
 765                           [5] = "Pentium 4 (Foster)",
 766                   }
 767                 },
 768         },
 769         .legacy_cache_size = intel_size_cache,
 770 #endif
 771         .c_detect_tlb   = intel_detect_tlb,
 772         .c_early_init   = early_init_intel,
 773         .c_init         = init_intel,
 774         .c_x86_vendor   = X86_VENDOR_INTEL,
 775 };
 776
 777 cpu_dev_register(intel_cpu_dev);
 778