arch/x86/kernel/cpu/amd.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 #include <linux/export.h>
   3 #include <linux/bitops.h>
   4 #include <linux/elf.h>
   5 #include <linux/mm.h>
   6
   7 #include <linux/io.h>
   8 #include <linux/sched.h>
   9 #include <linux/sched/clock.h>
  10 #include <linux/random.h>
  11 #include <linux/topology.h>
  12 #include <asm/processor.h>
  13 #include <asm/apic.h>
  14 #include <asm/cacheinfo.h>
  15 #include <asm/cpu.h>
  16 #include <asm/spec-ctrl.h>
  17 #include <asm/smp.h>
  18 #include <asm/numa.h>
  19 #include <asm/pci-direct.h>
  20 #include <asm/delay.h>
  21 #include <asm/debugreg.h>
  22 #include <asm/resctrl.h>
  23
  24 #ifdef CONFIG_X86_64
  25 # include <asm/mmconfig.h>
  26 #endif
  27
  28 #include "cpu.h"
  29
  30 /*
  31  * nodes_per_socket: Stores the number of nodes per socket.
  32  * Refer to Fam15h Models 00-0fh BKDG - CPUID Fn8000_001E_ECX
  33  * Node Identifiers[10:8]
  34  */
  35 static u32 nodes_per_socket = 1;
  36
  37 /*
  38  * AMD errata checking
  39  *
  40  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
  41  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
  42  * have an OSVW id assigned, which it takes as first argument. Both take a
  43  * variable number of family-specific model-stepping ranges created by
  44  * AMD_MODEL_RANGE().
  45  *
  46  * Example:
  47  *
  48  * const int amd_erratum_319[] =
  49  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
  50  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
  51  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
  52  */
  53
  54 #define AMD_LEGACY_ERRATUM(...)         { -1, __VA_ARGS__, 0 }
  55 #define AMD_OSVW_ERRATUM(osvw_id, ...)  { osvw_id, __VA_ARGS__, 0 }
  56 #define AMD_MODEL_RANGE(f, m_start, s_start, m_end, s_end) \
  57         ((f << 24) | (m_start << 16) | (s_start << 12) | (m_end << 4) | (s_end))
  58 #define AMD_MODEL_RANGE_FAMILY(range)   (((range) >> 24) & 0xff)
  59 #define AMD_MODEL_RANGE_START(range)    (((range) >> 12) & 0xfff)
  60 #define AMD_MODEL_RANGE_END(range)      ((range) & 0xfff)
  61
  62 static const int amd_erratum_400[] =
  63         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
  64                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
  65
  66 static const int amd_erratum_383[] =
  67         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
  68
  69 /* #1054: Instructions Retired Performance Counter May Be Inaccurate */
  70 static const int amd_erratum_1054[] =
  71         AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x17, 0, 0, 0x2f, 0xf));
  72
  73 static const int amd_zenbleed[] =
  74         AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x17, 0x30, 0x0, 0x4f, 0xf),
  75                            AMD_MODEL_RANGE(0x17, 0x60, 0x0, 0x7f, 0xf),
  76                            AMD_MODEL_RANGE(0x17, 0x90, 0x0, 0x91, 0xf),
  77                            AMD_MODEL_RANGE(0x17, 0xa0, 0x0, 0xaf, 0xf));
  78
  79 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum)
  80 {
  81         int osvw_id = *erratum++;
  82         u32 range;
  83         u32 ms;
  84
  85         if (osvw_id >= 0 && osvw_id < 65536 &&
  86             cpu_has(cpu, X86_FEATURE_OSVW)) {
  87                 u64 osvw_len;
  88
  89                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
  90                 if (osvw_id < osvw_len) {
  91                         u64 osvw_bits;
  92
  93                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
  94                             osvw_bits);
  95                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
  96                 }
  97         }
  98
  99         /* OSVW unavailable or ID unknown, match family-model-stepping range */
 100         ms = (cpu->x86_model << 4) | cpu->x86_stepping;
 101         while ((range = *erratum++))
 102                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
 103                     (ms >= AMD_MODEL_RANGE_START(range)) &&
 104                     (ms <= AMD_MODEL_RANGE_END(range)))
 105                         return true;
 106
 107         return false;
 108 }
 109
 110 static inline int rdmsrl_amd_safe(unsigned msr, unsigned long long *p)
 111 {
 112         u32 gprs[8] = { 0 };
 113         int err;
 114
 115         WARN_ONCE((boot_cpu_data.x86 != 0xf),
 116                   "%s should only be used on K8!\n", __func__);
 117
 118         gprs[1] = msr;
 119         gprs[7] = 0x9c5a203a;
 120
 121         err = rdmsr_safe_regs(gprs);
 122
 123         *p = gprs[0] | ((u64)gprs[2] << 32);
 124
 125         return err;
 126 }
 127
 128 static inline int wrmsrl_amd_safe(unsigned msr, unsigned long long val)
 129 {
 130         u32 gprs[8] = { 0 };
 131
 132         WARN_ONCE((boot_cpu_data.x86 != 0xf),
 133                   "%s should only be used on K8!\n", __func__);
 134
 135         gprs[0] = (u32)val;
 136         gprs[1] = msr;
 137         gprs[2] = val >> 32;
 138         gprs[7] = 0x9c5a203a;
 139
 140         return wrmsr_safe_regs(gprs);
 141 }
 142
 143 /*
 144  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
 145  *      misexecution of code under Linux. Owners of such processors should
 146  *      contact AMD for precise details and a CPU swap.
 147  *
 148  *      See     http://www.multimania.com/poulot/k6bug.html
 149  *      and     section 2.6.2 of "AMD-K6 Processor Revision Guide - Model 6"
 150  *              (Publication # 21266  Issue Date: August 1998)
 151  *
 152  *      The following test is erm.. interesting. AMD neglected to up
 153  *      the chip setting when fixing the bug but they also tweaked some
 154  *      performance at the same time..
 155  */
 156
 157 #ifdef CONFIG_X86_32
 158 extern __visible void vide(void);
 159 __asm__(".text\n"
 160         ".globl vide\n"
 161         ".type vide, @function\n"
 162         ".align 4\n"
 163         "vide: ret\n");
 164 #endif
 165
 166 static void init_amd_k5(struct cpuinfo_x86 *c)
 167 {
 168 #ifdef CONFIG_X86_32
 169 /*
 170  * General Systems BIOSen alias the cpu frequency registers
 171  * of the Elan at 0x000df000. Unfortunately, one of the Linux
 172  * drivers subsequently pokes it, and changes the CPU speed.
 173  * Workaround : Remove the unneeded alias.
 174  */
 175 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
 176 #define CBAR_ENB        (0x80000000)
 177 #define CBAR_KEY        (0X000000CB)
 178         if (c->x86_model == 9 || c->x86_model == 10) {
 179                 if (inl(CBAR) & CBAR_ENB)
 180                         outl(0 | CBAR_KEY, CBAR);
 181         }
 182 #endif
 183 }
 184
 185 static void init_amd_k6(struct cpuinfo_x86 *c)
 186 {
 187 #ifdef CONFIG_X86_32
 188         u32 l, h;
 189         int mbytes = get_num_physpages() >> (20-PAGE_SHIFT);
 190
 191         if (c->x86_model < 6) {
 192                 /* Based on AMD doc 20734R - June 2000 */
 193                 if (c->x86_model == 0) {
 194                         clear_cpu_cap(c, X86_FEATURE_APIC);
 195                         set_cpu_cap(c, X86_FEATURE_PGE);
 196                 }
 197                 return;
 198         }
 199
 200         if (c->x86_model == 6 && c->x86_stepping == 1) {
 201                 const int K6_BUG_LOOP = 1000000;
 202                 int n;
 203                 void (*f_vide)(void);
 204                 u64 d, d2;
 205
 206                 pr_info("AMD K6 stepping B detected - ");
 207
 208                 /*
 209                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
 210                  * calls at the same time.
 211                  */
 212
 213                 n = K6_BUG_LOOP;
 214                 f_vide = vide;
 215                 OPTIMIZER_HIDE_VAR(f_vide);
 216                 d = rdtsc();
 217                 while (n--)
 218                         f_vide();
 219                 d2 = rdtsc();
 220                 d = d2-d;
 221
 222                 if (d > 20*K6_BUG_LOOP)
 223                         pr_cont("system stability may be impaired when more than 32 MB are used.\n");
 224                 else
 225                         pr_cont("probably OK (after B9730xxxx).\n");
 226         }
 227
 228         /* K6 with old style WHCR */
 229         if (c->x86_model < 8 ||
 230            (c->x86_model == 8 && c->x86_stepping < 8)) {
 231                 /* We can only write allocate on the low 508Mb */
 232                 if (mbytes > 508)
 233                         mbytes = 508;
 234
 235                 rdmsr(MSR_K6_WHCR, l, h);
 236                 if ((l&0x0000FFFF) == 0) {
 237                         unsigned long flags;
 238                         l = (1<<0)|((mbytes/4)<<1);
 239                         local_irq_save(flags);
 240                         wbinvd();
 241                         wrmsr(MSR_K6_WHCR, l, h);
 242                         local_irq_restore(flags);
 243                         pr_info("Enabling old style K6 write allocation for %d Mb\n",
 244                                 mbytes);
 245                 }
 246                 return;
 247         }
 248
 249         if ((c->x86_model == 8 && c->x86_stepping > 7) ||
 250              c->x86_model == 9 || c->x86_model == 13) {
 251                 /* The more serious chips .. */
 252
 253                 if (mbytes > 4092)
 254                         mbytes = 4092;
 255
 256                 rdmsr(MSR_K6_WHCR, l, h);
 257                 if ((l&0xFFFF0000) == 0) {
 258                         unsigned long flags;
 259                         l = ((mbytes>>2)<<22)|(1<<16);
 260                         local_irq_save(flags);
 261                         wbinvd();
 262                         wrmsr(MSR_K6_WHCR, l, h);
 263                         local_irq_restore(flags);
 264                         pr_info("Enabling new style K6 write allocation for %d Mb\n",
 265                                 mbytes);
 266                 }
 267
 268                 return;
 269         }
 270
 271         if (c->x86_model == 10) {
 272                 /* AMD Geode LX is model 10 */
 273                 /* placeholder for any needed mods */
 274                 return;
 275         }
 276 #endif
 277 }
 278
 279 static void init_amd_k7(struct cpuinfo_x86 *c)
 280 {
 281 #ifdef CONFIG_X86_32
 282         u32 l, h;
 283
 284         /*
 285          * Bit 15 of Athlon specific MSR 15, needs to be 0
 286          * to enable SSE on Palomino/Morgan/Barton CPU's.
 287          * If the BIOS didn't enable it already, enable it here.
 288          */
 289         if (c->x86_model >= 6 && c->x86_model <= 10) {
 290                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 291                         pr_info("Enabling disabled K7/SSE Support.\n");
 292                         msr_clear_bit(MSR_K7_HWCR, 15);
 293                         set_cpu_cap(c, X86_FEATURE_XMM);
 294                 }
 295         }
 296
 297         /*
 298          * It's been determined by AMD that Athlons since model 8 stepping 1
 299          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 300          * As per AMD technical note 27212 0.2
 301          */
 302         if ((c->x86_model == 8 && c->x86_stepping >= 1) || (c->x86_model > 8)) {
 303                 rdmsr(MSR_K7_CLK_CTL, l, h);
 304                 if ((l & 0xfff00000) != 0x20000000) {
 305                         pr_info("CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 306                                 l, ((l & 0x000fffff)|0x20000000));
 307                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 308                 }
 309         }
 310
 311         /* calling is from identify_secondary_cpu() ? */
 312         if (!c->cpu_index)
 313                 return;
 314
 315         /*
 316          * Certain Athlons might work (for various values of 'work') in SMP
 317          * but they are not certified as MP capable.
 318          */
 319         /* Athlon 660/661 is valid. */
 320         if ((c->x86_model == 6) && ((c->x86_stepping == 0) ||
 321             (c->x86_stepping == 1)))
 322                 return;
 323
 324         /* Duron 670 is valid */
 325         if ((c->x86_model == 7) && (c->x86_stepping == 0))
 326                 return;
 327
 328         /*
 329          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 330          * bit. It's worth noting that the A5 stepping (662) of some
 331          * Athlon XP's have the MP bit set.
 332          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 333          * more.
 334          */
 335         if (((c->x86_model == 6) && (c->x86_stepping >= 2)) ||
 336             ((c->x86_model == 7) && (c->x86_stepping >= 1)) ||
 337              (c->x86_model > 7))
 338                 if (cpu_has(c, X86_FEATURE_MP))
 339                         return;
 340
 341         /* If we get here, not a certified SMP capable AMD system. */
 342
 343         /*
 344          * Don't taint if we are running SMP kernel on a single non-MP
 345          * approved Athlon
 346          */
 347         WARN_ONCE(1, "WARNING: This combination of AMD"
 348                 " processors is not suitable for SMP.\n");
 349         add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 350 #endif
 351 }
 352
 353 #ifdef CONFIG_NUMA
 354 /*
 355  * To workaround broken NUMA config.  Read the comment in
 356  * srat_detect_node().
 357  */
 358 static int nearby_node(int apicid)
 359 {
 360         int i, node;
 361
 362         for (i = apicid - 1; i >= 0; i--) {
 363                 node = __apicid_to_node[i];
 364                 if (node != NUMA_NO_NODE && node_online(node))
 365                         return node;
 366         }
 367         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 368                 node = __apicid_to_node[i];
 369                 if (node != NUMA_NO_NODE && node_online(node))
 370                         return node;
 371         }
 372         return first_node(node_online_map); /* Shouldn't happen */
 373 }
 374 #endif
 375
 376 /*
 377  * Fix up cpu_core_id for pre-F17h systems to be in the
 378  * [0 .. cores_per_node - 1] range. Not really needed but
 379  * kept so as not to break existing setups.
 380  */
 381 static void legacy_fixup_core_id(struct cpuinfo_x86 *c)
 382 {
 383         u32 cus_per_node;
 384
 385         if (c->x86 >= 0x17)
 386                 return;
 387
 388         cus_per_node = c->x86_max_cores / nodes_per_socket;
 389         c->cpu_core_id %= cus_per_node;
 390 }
 391
 392 /*
 393  * Fixup core topology information for
 394  * (1) AMD multi-node processors
 395  *     Assumption: Number of cores in each internal node is the same.
 396  * (2) AMD processors supporting compute units
 397  */
 398 static void amd_get_topology(struct cpuinfo_x86 *c)
 399 {
 400         int cpu = smp_processor_id();
 401
 402         /* get information required for multi-node processors */
 403         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 404                 int err;
 405                 u32 eax, ebx, ecx, edx;
 406
 407                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 408
 409                 c->cpu_die_id  = ecx & 0xff;
 410
 411                 if (c->x86 == 0x15)
 412                         c->cu_id = ebx & 0xff;
 413
 414                 if (c->x86 >= 0x17) {
 415                         c->cpu_core_id = ebx & 0xff;
 416
 417                         if (smp_num_siblings > 1)
 418                                 c->x86_max_cores /= smp_num_siblings;
 419                 }
 420
 421                 /*
 422                  * In case leaf B is available, use it to derive
 423                  * topology information.
 424                  */
 425                 err = detect_extended_topology(c);
 426                 if (!err)
 427                         c->x86_coreid_bits = get_count_order(c->x86_max_cores);
 428
 429                 cacheinfo_amd_init_llc_id(c, cpu);
 430
 431         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 432                 u64 value;
 433
 434                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 435                 c->cpu_die_id = value & 7;
 436
 437                 per_cpu(cpu_llc_id, cpu) = c->cpu_die_id;
 438         } else
 439                 return;
 440
 441         if (nodes_per_socket > 1) {
 442                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 443                 legacy_fixup_core_id(c);
 444         }
 445 }
 446
 447 /*
 448  * On a AMD dual core setup the lower bits of the APIC id distinguish the cores.
 449  * Assumes number of cores is a power of two.
 450  */
 451 static void amd_detect_cmp(struct cpuinfo_x86 *c)
 452 {
 453         unsigned bits;
 454         int cpu = smp_processor_id();
 455
 456         bits = c->x86_coreid_bits;
 457         /* Low order bits define the core id (index of core in socket) */
 458         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 459         /* Convert the initial APIC ID into the socket ID */
 460         c->phys_proc_id = c->initial_apicid >> bits;
 461         /* use socket ID also for last level cache */
 462         per_cpu(cpu_llc_id, cpu) = c->cpu_die_id = c->phys_proc_id;
 463 }
 464
 465 u32 amd_get_nodes_per_socket(void)
 466 {
 467         return nodes_per_socket;
 468 }
 469 EXPORT_SYMBOL_GPL(amd_get_nodes_per_socket);
 470
 471 static void srat_detect_node(struct cpuinfo_x86 *c)
 472 {
 473 #ifdef CONFIG_NUMA
 474         int cpu = smp_processor_id();
 475         int node;
 476         unsigned apicid = c->apicid;
 477
 478         node = numa_cpu_node(cpu);
 479         if (node == NUMA_NO_NODE)
 480                 node = get_llc_id(cpu);
 481
 482         /*
 483          * On multi-fabric platform (e.g. Numascale NumaChip) a
 484          * platform-specific handler needs to be called to fixup some
 485          * IDs of the CPU.
 486          */
 487         if (x86_cpuinit.fixup_cpu_id)
 488                 x86_cpuinit.fixup_cpu_id(c, node);
 489
 490         if (!node_online(node)) {
 491                 /*
 492                  * Two possibilities here:
 493                  *
 494                  * - The CPU is missing memory and no node was created.  In
 495                  *   that case try picking one from a nearby CPU.
 496                  *
 497                  * - The APIC IDs differ from the HyperTransport node IDs
 498                  *   which the K8 northbridge parsing fills in.  Assume
 499                  *   they are all increased by a constant offset, but in
 500                  *   the same order as the HT nodeids.  If that doesn't
 501                  *   result in a usable node fall back to the path for the
 502                  *   previous case.
 503                  *
 504                  * This workaround operates directly on the mapping between
 505                  * APIC ID and NUMA node, assuming certain relationship
 506                  * between APIC ID, HT node ID and NUMA topology.  As going
 507                  * through CPU mapping may alter the outcome, directly
 508                  * access __apicid_to_node[].
 509                  */
 510                 int ht_nodeid = c->initial_apicid;
 511
 512                 if (__apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 513                         node = __apicid_to_node[ht_nodeid];
 514                 /* Pick a nearby node */
 515                 if (!node_online(node))
 516                         node = nearby_node(apicid);
 517         }
 518         numa_set_node(cpu, node);
 519 #endif
 520 }
 521
 522 static void early_init_amd_mc(struct cpuinfo_x86 *c)
 523 {
 524 #ifdef CONFIG_SMP
 525         unsigned bits, ecx;
 526
 527         /* Multi core CPU? */
 528         if (c->extended_cpuid_level < 0x80000008)
 529                 return;
 530
 531         ecx = cpuid_ecx(0x80000008);
 532
 533         c->x86_max_cores = (ecx & 0xff) + 1;
 534
 535         /* CPU telling us the core id bits shift? */
 536         bits = (ecx >> 12) & 0xF;
 537
 538         /* Otherwise recompute */
 539         if (bits == 0) {
 540                 while ((1 << bits) < c->x86_max_cores)
 541                         bits++;
 542         }
 543
 544         c->x86_coreid_bits = bits;
 545 #endif
 546 }
 547
 548 static void bsp_init_amd(struct cpuinfo_x86 *c)
 549 {
 550         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 551
 552                 if (c->x86 > 0x10 ||
 553                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 554                         u64 val;
 555
 556                         rdmsrl(MSR_K7_HWCR, val);
 557                         if (!(val & BIT(24)))
 558                                 pr_warn(FW_BUG "TSC doesn't count with P0 frequency!\n");
 559                 }
 560         }
 561
 562         if (c->x86 == 0x15) {
 563                 unsigned long upperbit;
 564                 u32 cpuid, assoc;
 565
 566                 cpuid    = cpuid_edx(0x80000005);
 567                 assoc    = cpuid >> 16 & 0xff;
 568                 upperbit = ((cpuid >> 24) << 10) / assoc;
 569
 570                 va_align.mask     = (upperbit - 1) & PAGE_MASK;
 571                 va_align.flags    = ALIGN_VA_32 | ALIGN_VA_64;
 572
 573                 /* A random value per boot for bit slice [12:upper_bit) */
 574                 va_align.bits = get_random_u32() & va_align.mask;
 575         }
 576
 577         if (cpu_has(c, X86_FEATURE_MWAITX))
 578                 use_mwaitx_delay();
 579
 580         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 581                 u32 ecx;
 582
 583                 ecx = cpuid_ecx(0x8000001e);
 584                 __max_die_per_package = nodes_per_socket = ((ecx >> 8) & 7) + 1;
 585         } else if (boot_cpu_has(X86_FEATURE_NODEID_MSR)) {
 586                 u64 value;
 587
 588                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 589                 __max_die_per_package = nodes_per_socket = ((value >> 3) & 7) + 1;
 590         }
 591
 592         if (!boot_cpu_has(X86_FEATURE_AMD_SSBD) &&
 593             !boot_cpu_has(X86_FEATURE_VIRT_SSBD) &&
 594             c->x86 >= 0x15 && c->x86 <= 0x17) {
 595                 unsigned int bit;
 596
 597                 switch (c->x86) {
 598                 case 0x15: bit = 54; break;
 599                 case 0x16: bit = 33; break;
 600                 case 0x17: bit = 10; break;
 601                 default: return;
 602                 }
 603                 /*
 604                  * Try to cache the base value so further operations can
 605                  * avoid RMW. If that faults, do not enable SSBD.
 606                  */
 607                 if (!rdmsrl_safe(MSR_AMD64_LS_CFG, &x86_amd_ls_cfg_base)) {
 608                         setup_force_cpu_cap(X86_FEATURE_LS_CFG_SSBD);
 609                         setup_force_cpu_cap(X86_FEATURE_SSBD);
 610                         x86_amd_ls_cfg_ssbd_mask = 1ULL << bit;
 611                 }
 612         }
 613
 614         resctrl_cpu_detect(c);
 615 }
 616
 617 static void early_detect_mem_encrypt(struct cpuinfo_x86 *c)
 618 {
 619         u64 msr;
 620
 621         /*
 622          * BIOS support is required for SME and SEV.
 623          *   For SME: If BIOS has enabled SME then adjust x86_phys_bits by
 624          *            the SME physical address space reduction value.
 625          *            If BIOS has not enabled SME then don't advertise the
 626          *            SME feature (set in scattered.c).
 627          *            If the kernel has not enabled SME via any means then
 628          *            don't advertise the SME feature.
 629          *   For SEV: If BIOS has not enabled SEV then don't advertise the
 630          *            SEV and SEV_ES feature (set in scattered.c).
 631          *
 632          *   In all cases, since support for SME and SEV requires long mode,
 633          *   don't advertise the feature under CONFIG_X86_32.
 634          */
 635         if (cpu_has(c, X86_FEATURE_SME) || cpu_has(c, X86_FEATURE_SEV)) {
 636                 /* Check if memory encryption is enabled */
 637                 rdmsrl(MSR_AMD64_SYSCFG, msr);
 638                 if (!(msr & MSR_AMD64_SYSCFG_MEM_ENCRYPT))
 639                         goto clear_all;
 640
 641                 /*
 642                  * Always adjust physical address bits. Even though this
 643                  * will be a value above 32-bits this is still done for
 644                  * CONFIG_X86_32 so that accurate values are reported.
 645                  */
 646                 c->x86_phys_bits -= (cpuid_ebx(0x8000001f) >> 6) & 0x3f;
 647
 648                 if (IS_ENABLED(CONFIG_X86_32))
 649                         goto clear_all;
 650
 651                 if (!sme_me_mask)
 652                         setup_clear_cpu_cap(X86_FEATURE_SME);
 653
 654                 rdmsrl(MSR_K7_HWCR, msr);
 655                 if (!(msr & MSR_K7_HWCR_SMMLOCK))
 656                         goto clear_sev;
 657
 658                 return;
 659
 660 clear_all:
 661                 setup_clear_cpu_cap(X86_FEATURE_SME);
 662 clear_sev:
 663                 setup_clear_cpu_cap(X86_FEATURE_SEV);
 664                 setup_clear_cpu_cap(X86_FEATURE_SEV_ES);
 665         }
 666 }
 667
 668 static void early_init_amd(struct cpuinfo_x86 *c)
 669 {
 670         u64 value;
 671         u32 dummy;
 672
 673         early_init_amd_mc(c);
 674
 675         if (c->x86 >= 0xf)
 676                 set_cpu_cap(c, X86_FEATURE_K8);
 677
 678         rdmsr_safe(MSR_AMD64_PATCH_LEVEL, &c->microcode, &dummy);
 679
 680         /*
 681          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 682          * with P/T states and does not stop in deep C-states
 683          */
 684         if (c->x86_power & (1 << 8)) {
 685                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 686                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 687         }
 688
 689         /* Bit 12 of 8000_0007 edx is accumulated power mechanism. */
 690         if (c->x86_power & BIT(12))
 691                 set_cpu_cap(c, X86_FEATURE_ACC_POWER);
 692
 693         /* Bit 14 indicates the Runtime Average Power Limit interface. */
 694         if (c->x86_power & BIT(14))
 695                 set_cpu_cap(c, X86_FEATURE_RAPL);
 696
 697 #ifdef CONFIG_X86_64
 698         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 699 #else
 700         /*  Set MTRR capability flag if appropriate */
 701         if (c->x86 == 5)
 702                 if (c->x86_model == 13 || c->x86_model == 9 ||
 703                     (c->x86_model == 8 && c->x86_stepping >= 8))
 704                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 705 #endif
 706 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 707         /*
 708          * ApicID can always be treated as an 8-bit value for AMD APIC versions
 709          * >= 0x10, but even old K8s came out of reset with version 0x10. So, we
 710          * can safely set X86_FEATURE_EXTD_APICID unconditionally for families
 711          * after 16h.
 712          */
 713         if (boot_cpu_has(X86_FEATURE_APIC)) {
 714                 if (c->x86 > 0x16)
 715                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 716                 else if (c->x86 >= 0xf) {
 717                         /* check CPU config space for extended APIC ID */
 718                         unsigned int val;
 719
 720                         val = read_pci_config(0, 24, 0, 0x68);
 721                         if ((val >> 17 & 0x3) == 0x3)
 722                                 set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 723                 }
 724         }
 725 #endif
 726
 727         /*
 728          * This is only needed to tell the kernel whether to use VMCALL
 729          * and VMMCALL.  VMMCALL is never executed except under virt, so
 730          * we can set it unconditionally.
 731          */
 732         set_cpu_cap(c, X86_FEATURE_VMMCALL);
 733
 734         /* F16h erratum 793, CVE-2013-6885 */
 735         if (c->x86 == 0x16 && c->x86_model <= 0xf)
 736                 msr_set_bit(MSR_AMD64_LS_CFG, 15);
 737
 738         /*
 739          * Check whether the machine is affected by erratum 400. This is
 740          * used to select the proper idle routine and to enable the check
 741          * whether the machine is affected in arch_post_acpi_init(), which
 742          * sets the X86_BUG_AMD_APIC_C1E bug depending on the MSR check.
 743          */
 744         if (cpu_has_amd_erratum(c, amd_erratum_400))
 745                 set_cpu_bug(c, X86_BUG_AMD_E400);
 746
 747         early_detect_mem_encrypt(c);
 748
 749         /* Re-enable TopologyExtensions if switched off by BIOS */
 750         if (c->x86 == 0x15 &&
 751             (c->x86_model >= 0x10 && c->x86_model <= 0x6f) &&
 752             !cpu_has(c, X86_FEATURE_TOPOEXT)) {
 753
 754                 if (msr_set_bit(0xc0011005, 54) > 0) {
 755                         rdmsrl(0xc0011005, value);
 756                         if (value & BIT_64(54)) {
 757                                 set_cpu_cap(c, X86_FEATURE_TOPOEXT);
 758                                 pr_info_once(FW_INFO "CPU: Re-enabling disabled Topology Extensions Support.\n");
 759                         }
 760                 }
 761         }
 762
 763         if (cpu_has(c, X86_FEATURE_TOPOEXT))
 764                 smp_num_siblings = ((cpuid_ebx(0x8000001e) >> 8) & 0xff) + 1;
 765 }
 766
 767 static void init_amd_k8(struct cpuinfo_x86 *c)
 768 {
 769         u32 level;
 770         u64 value;
 771
 772         /* On C+ stepping K8 rep microcode works well for copy/memset */
 773         level = cpuid_eax(1);
 774         if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 775                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 776
 777         /*
 778          * Some BIOSes incorrectly force this feature, but only K8 revision D
 779          * (model = 0x14) and later actually support it.
 780          * (AMD Erratum #110, docId: 25759).
 781          */
 782         if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 783                 clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 784                 if (!rdmsrl_amd_safe(0xc001100d, &value)) {
 785                         value &= ~BIT_64(32);
 786                         wrmsrl_amd_safe(0xc001100d, value);
 787                 }
 788         }
 789
 790         if (!c->x86_model_id[0])
 791                 strcpy(c->x86_model_id, "Hammer");
 792
 793 #ifdef CONFIG_SMP
 794         /*
 795          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 796          * bit 6 of msr C001_0015
 797          *
 798          * Errata 63 for SH-B3 steppings
 799          * Errata 122 for all steppings (F+ have it disabled by default)
 800          */
 801         msr_set_bit(MSR_K7_HWCR, 6);
 802 #endif
 803         set_cpu_bug(c, X86_BUG_SWAPGS_FENCE);
 804 }
 805
 806 static void init_amd_gh(struct cpuinfo_x86 *c)
 807 {
 808 #ifdef CONFIG_MMCONF_FAM10H
 809         /* do this for boot cpu */
 810         if (c == &boot_cpu_data)
 811                 check_enable_amd_mmconf_dmi();
 812
 813         fam10h_check_enable_mmcfg();
 814 #endif
 815
 816         /*
 817          * Disable GART TLB Walk Errors on Fam10h. We do this here because this
 818          * is always needed when GART is enabled, even in a kernel which has no
 819          * MCE support built in. BIOS should disable GartTlbWlk Errors already.
 820          * If it doesn't, we do it here as suggested by the BKDG.
 821          *
 822          * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 823          */
 824         msr_set_bit(MSR_AMD64_MCx_MASK(4), 10);
 825
 826         /*
 827          * On family 10h BIOS may not have properly enabled WC+ support, causing
 828          * it to be converted to CD memtype. This may result in performance
 829          * degradation for certain nested-paging guests. Prevent this conversion
 830          * by clearing bit 24 in MSR_AMD64_BU_CFG2.
 831          *
 832          * NOTE: we want to use the _safe accessors so as not to #GP kvm
 833          * guests on older kvm hosts.
 834          */
 835         msr_clear_bit(MSR_AMD64_BU_CFG2, 24);
 836
 837         if (cpu_has_amd_erratum(c, amd_erratum_383))
 838                 set_cpu_bug(c, X86_BUG_AMD_TLB_MMATCH);
 839 }
 840
 841 static void init_amd_ln(struct cpuinfo_x86 *c)
 842 {
 843         /*
 844          * Apply erratum 665 fix unconditionally so machines without a BIOS
 845          * fix work.
 846          */
 847         msr_set_bit(MSR_AMD64_DE_CFG, 31);
 848 }
 849
 850 static bool rdrand_force;
 851
 852 static int __init rdrand_cmdline(char *str)
 853 {
 854         if (!str)
 855                 return -EINVAL;
 856
 857         if (!strcmp(str, "force"))
 858                 rdrand_force = true;
 859         else
 860                 return -EINVAL;
 861
 862         return 0;
 863 }
 864 early_param("rdrand", rdrand_cmdline);
 865
 866 static void clear_rdrand_cpuid_bit(struct cpuinfo_x86 *c)
 867 {
 868         /*
 869          * Saving of the MSR used to hide the RDRAND support during
 870          * suspend/resume is done by arch/x86/power/cpu.c, which is
 871          * dependent on CONFIG_PM_SLEEP.
 872          */
 873         if (!IS_ENABLED(CONFIG_PM_SLEEP))
 874                 return;
 875
 876         /*
 877          * The self-test can clear X86_FEATURE_RDRAND, so check for
 878          * RDRAND support using the CPUID function directly.
 879          */
 880         if (!(cpuid_ecx(1) & BIT(30)) || rdrand_force)
 881                 return;
 882
 883         msr_clear_bit(MSR_AMD64_CPUID_FN_1, 62);
 884
 885         /*
 886          * Verify that the CPUID change has occurred in case the kernel is
 887          * running virtualized and the hypervisor doesn't support the MSR.
 888          */
 889         if (cpuid_ecx(1) & BIT(30)) {
 890                 pr_info_once("BIOS may not properly restore RDRAND after suspend, but hypervisor does not support hiding RDRAND via CPUID.\n");
 891                 return;
 892         }
 893
 894         clear_cpu_cap(c, X86_FEATURE_RDRAND);
 895         pr_info_once("BIOS may not properly restore RDRAND after suspend, hiding RDRAND via CPUID. Use rdrand=force to reenable.\n");
 896 }
 897
 898 static void init_amd_jg(struct cpuinfo_x86 *c)
 899 {
 900         /*
 901          * Some BIOS implementations do not restore proper RDRAND support
 902          * across suspend and resume. Check on whether to hide the RDRAND
 903          * instruction support via CPUID.
 904          */
 905         clear_rdrand_cpuid_bit(c);
 906 }
 907
 908 static void init_amd_bd(struct cpuinfo_x86 *c)
 909 {
 910         u64 value;
 911
 912         /*
 913          * The way access filter has a performance penalty on some workloads.
 914          * Disable it on the affected CPUs.
 915          */
 916         if ((c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 917                 if (!rdmsrl_safe(MSR_F15H_IC_CFG, &value) && !(value & 0x1E)) {
 918                         value |= 0x1E;
 919                         wrmsrl_safe(MSR_F15H_IC_CFG, value);
 920                 }
 921         }
 922
 923         /*
 924          * Some BIOS implementations do not restore proper RDRAND support
 925          * across suspend and resume. Check on whether to hide the RDRAND
 926          * instruction support via CPUID.
 927          */
 928         clear_rdrand_cpuid_bit(c);
 929 }
 930
 931 void init_spectral_chicken(struct cpuinfo_x86 *c)
 932 {
 933 #ifdef CONFIG_CPU_UNRET_ENTRY
 934         u64 value;
 935
 936         /*
 937          * On Zen2 we offer this chicken (bit) on the altar of Speculation.
 938          *
 939          * This suppresses speculation from the middle of a basic block, i.e. it
 940          * suppresses non-branch predictions.
 941          *
 942          * We use STIBP as a heuristic to filter out Zen2 from the rest of F17H
 943          */
 944         if (!cpu_has(c, X86_FEATURE_HYPERVISOR) && cpu_has(c, X86_FEATURE_AMD_STIBP)) {
 945                 if (!rdmsrl_safe(MSR_ZEN2_SPECTRAL_CHICKEN, &value)) {
 946                         value |= MSR_ZEN2_SPECTRAL_CHICKEN_BIT;
 947                         wrmsrl_safe(MSR_ZEN2_SPECTRAL_CHICKEN, value);
 948                 }
 949         }
 950 #endif
 951         /*
 952          * Work around Erratum 1386.  The XSAVES instruction malfunctions in
 953          * certain circumstances on Zen1/2 uarch, and not all parts have had
 954          * updated microcode at the time of writing (March 2023).
 955          *
 956          * Affected parts all have no supervisor XSAVE states, meaning that
 957          * the XSAVEC instruction (which works fine) is equivalent.
 958          */
 959         clear_cpu_cap(c, X86_FEATURE_XSAVES);
 960 }
 961
 962 static void init_amd_zn(struct cpuinfo_x86 *c)
 963 {
 964         set_cpu_cap(c, X86_FEATURE_ZEN);
 965
 966 #ifdef CONFIG_NUMA
 967         node_reclaim_distance = 32;
 968 #endif
 969
 970         /* Fix up CPUID bits, but only if not virtualised. */
 971         if (!cpu_has(c, X86_FEATURE_HYPERVISOR)) {
 972
 973                 /* Erratum 1076: CPB feature bit not being set in CPUID. */
 974                 if (!cpu_has(c, X86_FEATURE_CPB))
 975                         set_cpu_cap(c, X86_FEATURE_CPB);
 976
 977                 /*
 978                  * Zen3 (Fam19 model < 0x10) parts are not susceptible to
 979                  * Branch Type Confusion, but predate the allocation of the
 980                  * BTC_NO bit.
 981                  */
 982                 if (c->x86 == 0x19 && !cpu_has(c, X86_FEATURE_BTC_NO))
 983                         set_cpu_cap(c, X86_FEATURE_BTC_NO);
 984         }
 985 }
 986
 987 static bool cpu_has_zenbleed_microcode(void)
 988 {
 989         u32 good_rev = 0;
 990
 991         switch (boot_cpu_data.x86_model) {
 992         case 0x30 ... 0x3f: good_rev = 0x0830107a; break;
 993         case 0x60 ... 0x67: good_rev = 0x0860010b; break;
 994         case 0x68 ... 0x6f: good_rev = 0x08608105; break;
 995         case 0x70 ... 0x7f: good_rev = 0x08701032; break;
 996         case 0xa0 ... 0xaf: good_rev = 0x08a00008; break;
 997
 998         default:
 999                 return false;
1000                 break;
1001         }
1002
1003         if (boot_cpu_data.microcode < good_rev)
1004                 return false;
1005
1006         return true;
1007 }
1008
1009 static void zenbleed_check(struct cpuinfo_x86 *c)
1010 {
1011         if (!cpu_has_amd_erratum(c, amd_zenbleed))
1012                 return;
1013
1014         if (cpu_has(c, X86_FEATURE_HYPERVISOR))
1015                 return;
1016
1017         if (!cpu_has(c, X86_FEATURE_AVX))
1018                 return;
1019
1020         if (!cpu_has_zenbleed_microcode()) {
1021                 pr_notice_once("Zenbleed: please update your microcode for the most optimal fix\n");
1022                 msr_set_bit(MSR_AMD64_DE_CFG, MSR_AMD64_DE_CFG_ZEN2_FP_BACKUP_FIX_BIT);
1023         } else {
1024                 msr_clear_bit(MSR_AMD64_DE_CFG, MSR_AMD64_DE_CFG_ZEN2_FP_BACKUP_FIX_BIT);
1025         }
1026 }
1027
1028 static void init_amd(struct cpuinfo_x86 *c)
1029 {
1030         early_init_amd(c);
1031
1032         /*
1033          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
1034          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
1035          */
1036         clear_cpu_cap(c, 0*32+31);
1037
1038         if (c->x86 >= 0x10)
1039                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
1040
1041         /* AMD FSRM also implies FSRS */
1042         if (cpu_has(c, X86_FEATURE_FSRM))
1043                 set_cpu_cap(c, X86_FEATURE_FSRS);
1044
1045         /* get apicid instead of initial apic id from cpuid */
1046         c->apicid = hard_smp_processor_id();
1047
1048         /* K6s reports MCEs but don't actually have all the MSRs */
1049         if (c->x86 < 6)
1050                 clear_cpu_cap(c, X86_FEATURE_MCE);
1051
1052         switch (c->x86) {
1053         case 4:    init_amd_k5(c); break;
1054         case 5:    init_amd_k6(c); break;
1055         case 6:    init_amd_k7(c); break;
1056         case 0xf:  init_amd_k8(c); break;
1057         case 0x10: init_amd_gh(c); break;
1058         case 0x12: init_amd_ln(c); break;
1059         case 0x15: init_amd_bd(c); break;
1060         case 0x16: init_amd_jg(c); break;
1061         case 0x17: init_spectral_chicken(c);
1062                    fallthrough;
1063         case 0x19: init_amd_zn(c); break;
1064         }
1065
1066         /*
1067          * Enable workaround for FXSAVE leak on CPUs
1068          * without a XSaveErPtr feature
1069          */
1070         if ((c->x86 >= 6) && (!cpu_has(c, X86_FEATURE_XSAVEERPTR)))
1071                 set_cpu_bug(c, X86_BUG_FXSAVE_LEAK);
1072
1073         cpu_detect_cache_sizes(c);
1074
1075         amd_detect_cmp(c);
1076         amd_get_topology(c);
1077         srat_detect_node(c);
1078
1079         init_amd_cacheinfo(c);
1080
1081         if (!cpu_has(c, X86_FEATURE_LFENCE_RDTSC) && cpu_has(c, X86_FEATURE_XMM2)) {
1082                 /*
1083                  * Use LFENCE for execution serialization.  On families which
1084                  * don't have that MSR, LFENCE is already serializing.
1085                  * msr_set_bit() uses the safe accessors, too, even if the MSR
1086                  * is not present.
1087                  */
1088                 msr_set_bit(MSR_AMD64_DE_CFG,
1089                             MSR_AMD64_DE_CFG_LFENCE_SERIALIZE_BIT);
1090
1091                 /* A serializing LFENCE stops RDTSC speculation */
1092                 set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
1093         }
1094
1095         /*
1096          * Family 0x12 and above processors have APIC timer
1097          * running in deep C states.
1098          */
1099         if (c->x86 > 0x11)
1100                 set_cpu_cap(c, X86_FEATURE_ARAT);
1101
1102         /* 3DNow or LM implies PREFETCHW */
1103         if (!cpu_has(c, X86_FEATURE_3DNOWPREFETCH))
1104                 if (cpu_has(c, X86_FEATURE_3DNOW) || cpu_has(c, X86_FEATURE_LM))
1105                         set_cpu_cap(c, X86_FEATURE_3DNOWPREFETCH);
1106
1107         /* AMD CPUs don't reset SS attributes on SYSRET, Xen does. */
1108         if (!cpu_feature_enabled(X86_FEATURE_XENPV))
1109                 set_cpu_bug(c, X86_BUG_SYSRET_SS_ATTRS);
1110
1111         /*
1112          * Turn on the Instructions Retired free counter on machines not
1113          * susceptible to erratum #1054 "Instructions Retired Performance
1114          * Counter May Be Inaccurate".
1115          */
1116         if (cpu_has(c, X86_FEATURE_IRPERF) &&
1117             !cpu_has_amd_erratum(c, amd_erratum_1054))
1118                 msr_set_bit(MSR_K7_HWCR, MSR_K7_HWCR_IRPERF_EN_BIT);
1119
1120         check_null_seg_clears_base(c);
1121
1122         /*
1123          * Make sure EFER[AIBRSE - Automatic IBRS Enable] is set. The APs are brought up
1124          * using the trampoline code and as part of it, MSR_EFER gets prepared there in
1125          * order to be replicated onto them. Regardless, set it here again, if not set,
1126          * to protect against any future refactoring/code reorganization which might
1127          * miss setting this important bit.
1128          */
1129         if (spectre_v2_in_eibrs_mode(spectre_v2_enabled) &&
1130             cpu_has(c, X86_FEATURE_AUTOIBRS))
1131                 WARN_ON_ONCE(msr_set_bit(MSR_EFER, _EFER_AUTOIBRS));
1132
1133         zenbleed_check(c);
1134 }
1135
1136 #ifdef CONFIG_X86_32
1137 static unsigned int amd_size_cache(struct cpuinfo_x86 *c, unsigned int size)
1138 {
1139         /* AMD errata T13 (order #21922) */
1140         if (c->x86 == 6) {
1141                 /* Duron Rev A0 */
1142                 if (c->x86_model == 3 && c->x86_stepping == 0)
1143                         size = 64;
1144                 /* Tbird rev A1/A2 */
1145                 if (c->x86_model == 4 &&
1146                         (c->x86_stepping == 0 || c->x86_stepping == 1))
1147                         size = 256;
1148         }
1149         return size;
1150 }
1151 #endif
1152
1153 static void cpu_detect_tlb_amd(struct cpuinfo_x86 *c)
1154 {
1155         u32 ebx, eax, ecx, edx;
1156         u16 mask = 0xfff;
1157
1158         if (c->x86 < 0xf)
1159                 return;
1160
1161         if (c->extended_cpuid_level < 0x80000006)
1162                 return;
1163
1164         cpuid(0x80000006, &eax, &ebx, &ecx, &edx);
1165
1166         tlb_lld_4k[ENTRIES] = (ebx >> 16) & mask;
1167         tlb_lli_4k[ENTRIES] = ebx & mask;
1168
1169         /*
1170          * K8 doesn't have 2M/4M entries in the L2 TLB so read out the L1 TLB
1171          * characteristics from the CPUID function 0x80000005 instead.
1172          */
1173         if (c->x86 == 0xf) {
1174                 cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
1175                 mask = 0xff;
1176         }
1177
1178         /* Handle DTLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
1179         if (!((eax >> 16) & mask))
1180                 tlb_lld_2m[ENTRIES] = (cpuid_eax(0x80000005) >> 16) & 0xff;
1181         else
1182                 tlb_lld_2m[ENTRIES] = (eax >> 16) & mask;
1183
1184         /* a 4M entry uses two 2M entries */
1185         tlb_lld_4m[ENTRIES] = tlb_lld_2m[ENTRIES] >> 1;
1186
1187         /* Handle ITLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
1188         if (!(eax & mask)) {
1189                 /* Erratum 658 */
1190                 if (c->x86 == 0x15 && c->x86_model <= 0x1f) {
1191                         tlb_lli_2m[ENTRIES] = 1024;
1192                 } else {
1193                         cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
1194                         tlb_lli_2m[ENTRIES] = eax & 0xff;
1195                 }
1196         } else
1197                 tlb_lli_2m[ENTRIES] = eax & mask;
1198
1199         tlb_lli_4m[ENTRIES] = tlb_lli_2m[ENTRIES] >> 1;
1200 }
1201
1202 static const struct cpu_dev amd_cpu_dev = {
1203         .c_vendor       = "AMD",
1204         .c_ident        = { "AuthenticAMD" },
1205 #ifdef CONFIG_X86_32
1206         .legacy_models = {
1207                 { .family = 4, .model_names =
1208                   {
1209                           [3] = "486 DX/2",
1210                           [7] = "486 DX/2-WB",
1211                           [8] = "486 DX/4",
1212                           [9] = "486 DX/4-WB",
1213                           [14] = "Am5x86-WT",
1214                           [15] = "Am5x86-WB"
1215                   }
1216                 },
1217         },
1218         .legacy_cache_size = amd_size_cache,
1219 #endif
1220         .c_early_init   = early_init_amd,
1221         .c_detect_tlb   = cpu_detect_tlb_amd,
1222         .c_bsp_init     = bsp_init_amd,
1223         .c_init         = init_amd,
1224         .c_x86_vendor   = X86_VENDOR_AMD,
1225 };
1226
1227 cpu_dev_register(amd_cpu_dev);
1228
1229 static DEFINE_PER_CPU_READ_MOSTLY(unsigned long[4], amd_dr_addr_mask);
1230
1231 static unsigned int amd_msr_dr_addr_masks[] = {
1232         MSR_F16H_DR0_ADDR_MASK,
1233         MSR_F16H_DR1_ADDR_MASK,
1234         MSR_F16H_DR1_ADDR_MASK + 1,
1235         MSR_F16H_DR1_ADDR_MASK + 2
1236 };
1237
1238 void amd_set_dr_addr_mask(unsigned long mask, unsigned int dr)
1239 {
1240         int cpu = smp_processor_id();
1241
1242         if (!cpu_feature_enabled(X86_FEATURE_BPEXT))
1243                 return;
1244
1245         if (WARN_ON_ONCE(dr >= ARRAY_SIZE(amd_msr_dr_addr_masks)))
1246                 return;
1247
1248         if (per_cpu(amd_dr_addr_mask, cpu)[dr] == mask)
1249                 return;
1250
1251         wrmsr(amd_msr_dr_addr_masks[dr], mask, 0);
1252         per_cpu(amd_dr_addr_mask, cpu)[dr] = mask;
1253 }
1254
1255 unsigned long amd_get_dr_addr_mask(unsigned int dr)
1256 {
1257         if (!cpu_feature_enabled(X86_FEATURE_BPEXT))
1258                 return 0;
1259
1260         if (WARN_ON_ONCE(dr >= ARRAY_SIZE(amd_msr_dr_addr_masks)))
1261                 return 0;
1262
1263         return per_cpu(amd_dr_addr_mask[dr], smp_processor_id());
1264 }
1265 EXPORT_SYMBOL_GPL(amd_get_dr_addr_mask);
1266
1267 u32 amd_get_highest_perf(void)
1268 {
1269         struct cpuinfo_x86 *c = &boot_cpu_data;
1270
1271         if (c->x86 == 0x17 && ((c->x86_model >= 0x30 && c->x86_model < 0x40) ||
1272                                (c->x86_model >= 0x70 && c->x86_model < 0x80)))
1273                 return 166;
1274
1275         if (c->x86 == 0x19 && ((c->x86_model >= 0x20 && c->x86_model < 0x30) ||
1276                                (c->x86_model >= 0x40 && c->x86_model < 0x70)))
1277                 return 166;
1278
1279         return 255;
1280 }
1281 EXPORT_SYMBOL_GPL(amd_get_highest_perf);
1282
1283 static void zenbleed_check_cpu(void *unused)
1284 {
1285         struct cpuinfo_x86 *c = &cpu_data(smp_processor_id());
1286
1287         zenbleed_check(c);
1288 }
1289
1290 void amd_check_microcode(void)
1291 {
1292         on_each_cpu(zenbleed_check_cpu, NULL, 1);
1293 }