arch/x86/kernel/cpu/amd.c

   1 #include <linux/init.h>
   2 #include <linux/bitops.h>
   3 #include <linux/mm.h>
   4
   5 #include <linux/io.h>
   6 #include <asm/processor.h>
   7 #include <asm/apic.h>
   8 #include <asm/cpu.h>
   9 #include <asm/pci-direct.h>
  10
  11 #ifdef CONFIG_X86_64
  12 # include <asm/numa_64.h>
  13 # include <asm/mmconfig.h>
  14 # include <asm/cacheflush.h>
  15 #endif
  16
  17 #include "cpu.h"
  18
  19 #ifdef CONFIG_X86_32
  20 /*
  21  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
  22  *      misexecution of code under Linux. Owners of such processors should
  23  *      contact AMD for precise details and a CPU swap.
  24  *
  25  *      See     http://www.multimania.com/poulot/k6bug.html
  26  *              http://www.amd.com/K6/k6docs/revgd.html
  27  *
  28  *      The following test is erm.. interesting. AMD neglected to up
  29  *      the chip setting when fixing the bug but they also tweaked some
  30  *      performance at the same time..
  31  */
  32
  33 extern void vide(void);
  34 __asm__(".align 4\nvide: ret");
  35
  36 static void __cpuinit init_amd_k5(struct cpuinfo_x86 *c)
  37 {
  38 /*
  39  * General Systems BIOSen alias the cpu frequency registers
  40  * of the Elan at 0x000df000. Unfortuantly, one of the Linux
  41  * drivers subsequently pokes it, and changes the CPU speed.
  42  * Workaround : Remove the unneeded alias.
  43  */
  44 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
  45 #define CBAR_ENB        (0x80000000)
  46 #define CBAR_KEY        (0X000000CB)
  47         if (c->x86_model == 9 || c->x86_model == 10) {
  48                 if (inl(CBAR) & CBAR_ENB)
  49                         outl(0 | CBAR_KEY, CBAR);
  50         }
  51 }
  52
  53
  54 static void __cpuinit init_amd_k6(struct cpuinfo_x86 *c)
  55 {
  56         u32 l, h;
  57         int mbytes = num_physpages >> (20-PAGE_SHIFT);
  58
  59         if (c->x86_model < 6) {
  60                 /* Based on AMD doc 20734R - June 2000 */
  61                 if (c->x86_model == 0) {
  62                         clear_cpu_cap(c, X86_FEATURE_APIC);
  63                         set_cpu_cap(c, X86_FEATURE_PGE);
  64                 }
  65                 return;
  66         }
  67
  68         if (c->x86_model == 6 && c->x86_mask == 1) {
  69                 const int K6_BUG_LOOP = 1000000;
  70                 int n;
  71                 void (*f_vide)(void);
  72                 unsigned long d, d2;
  73
  74                 printk(KERN_INFO "AMD K6 stepping B detected - ");
  75
  76                 /*
  77                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
  78                  * calls at the same time.
  79                  */
  80
  81                 n = K6_BUG_LOOP;
  82                 f_vide = vide;
  83                 rdtscl(d);
  84                 while (n--)
  85                         f_vide();
  86                 rdtscl(d2);
  87                 d = d2-d;
  88
  89                 if (d > 20*K6_BUG_LOOP)
  90                         printk(KERN_CONT
  91                                 "system stability may be impaired when more than 32 MB are used.\n");
  92                 else
  93                         printk(KERN_CONT "probably OK (after B9730xxxx).\n");
  94                 printk(KERN_INFO "Please see http://membres.lycos.fr/poulot/k6bug.html\n");
  95         }
  96
  97         /* K6 with old style WHCR */
  98         if (c->x86_model < 8 ||
  99            (c->x86_model == 8 && c->x86_mask < 8)) {
 100                 /* We can only write allocate on the low 508Mb */
 101                 if (mbytes > 508)
 102                         mbytes = 508;
 103
 104                 rdmsr(MSR_K6_WHCR, l, h);
 105                 if ((l&0x0000FFFF) == 0) {
 106                         unsigned long flags;
 107                         l = (1<<0)|((mbytes/4)<<1);
 108                         local_irq_save(flags);
 109                         wbinvd();
 110                         wrmsr(MSR_K6_WHCR, l, h);
 111                         local_irq_restore(flags);
 112                         printk(KERN_INFO "Enabling old style K6 write allocation for %d Mb\n",
 113                                 mbytes);
 114                 }
 115                 return;
 116         }
 117
 118         if ((c->x86_model == 8 && c->x86_mask > 7) ||
 119              c->x86_model == 9 || c->x86_model == 13) {
 120                 /* The more serious chips .. */
 121
 122                 if (mbytes > 4092)
 123                         mbytes = 4092;
 124
 125                 rdmsr(MSR_K6_WHCR, l, h);
 126                 if ((l&0xFFFF0000) == 0) {
 127                         unsigned long flags;
 128                         l = ((mbytes>>2)<<22)|(1<<16);
 129                         local_irq_save(flags);
 130                         wbinvd();
 131                         wrmsr(MSR_K6_WHCR, l, h);
 132                         local_irq_restore(flags);
 133                         printk(KERN_INFO "Enabling new style K6 write allocation for %d Mb\n",
 134                                 mbytes);
 135                 }
 136
 137                 return;
 138         }
 139
 140         if (c->x86_model == 10) {
 141                 /* AMD Geode LX is model 10 */
 142                 /* placeholder for any needed mods */
 143                 return;
 144         }
 145 }
 146
 147 static void __cpuinit amd_k7_smp_check(struct cpuinfo_x86 *c)
 148 {
 149         /* calling is from identify_secondary_cpu() ? */
 150         if (!c->cpu_index)
 151                 return;
 152
 153         /*
 154          * Certain Athlons might work (for various values of 'work') in SMP
 155          * but they are not certified as MP capable.
 156          */
 157         /* Athlon 660/661 is valid. */
 158         if ((c->x86_model == 6) && ((c->x86_mask == 0) ||
 159             (c->x86_mask == 1)))
 160                 goto valid_k7;
 161
 162         /* Duron 670 is valid */
 163         if ((c->x86_model == 7) && (c->x86_mask == 0))
 164                 goto valid_k7;
 165
 166         /*
 167          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 168          * bit. It's worth noting that the A5 stepping (662) of some
 169          * Athlon XP's have the MP bit set.
 170          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 171          * more.
 172          */
 173         if (((c->x86_model == 6) && (c->x86_mask >= 2)) ||
 174             ((c->x86_model == 7) && (c->x86_mask >= 1)) ||
 175              (c->x86_model > 7))
 176                 if (cpu_has_mp)
 177                         goto valid_k7;
 178
 179         /* If we get here, not a certified SMP capable AMD system. */
 180
 181         /*
 182          * Don't taint if we are running SMP kernel on a single non-MP
 183          * approved Athlon
 184          */
 185         WARN_ONCE(1, "WARNING: This combination of AMD"
 186                 " processors is not suitable for SMP.\n");
 187         if (!test_taint(TAINT_UNSAFE_SMP))
 188                 add_taint(TAINT_UNSAFE_SMP);
 189
 190 valid_k7:
 191         ;
 192 }
 193
 194 static void __cpuinit init_amd_k7(struct cpuinfo_x86 *c)
 195 {
 196         u32 l, h;
 197
 198         /*
 199          * Bit 15 of Athlon specific MSR 15, needs to be 0
 200          * to enable SSE on Palomino/Morgan/Barton CPU's.
 201          * If the BIOS didn't enable it already, enable it here.
 202          */
 203         if (c->x86_model >= 6 && c->x86_model <= 10) {
 204                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 205                         printk(KERN_INFO "Enabling disabled K7/SSE Support.\n");
 206                         rdmsr(MSR_K7_HWCR, l, h);
 207                         l &= ~0x00008000;
 208                         wrmsr(MSR_K7_HWCR, l, h);
 209                         set_cpu_cap(c, X86_FEATURE_XMM);
 210                 }
 211         }
 212
 213         /*
 214          * It's been determined by AMD that Athlons since model 8 stepping 1
 215          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 216          * As per AMD technical note 27212 0.2
 217          */
 218         if ((c->x86_model == 8 && c->x86_mask >= 1) || (c->x86_model > 8)) {
 219                 rdmsr(MSR_K7_CLK_CTL, l, h);
 220                 if ((l & 0xfff00000) != 0x20000000) {
 221                         printk(KERN_INFO
 222                             "CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 223                                         l, ((l & 0x000fffff)|0x20000000));
 224                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 225                 }
 226         }
 227
 228         set_cpu_cap(c, X86_FEATURE_K7);
 229
 230         amd_k7_smp_check(c);
 231 }
 232 #endif
 233
 234 #ifdef CONFIG_NUMA
 235 /*
 236  * To workaround broken NUMA config.  Read the comment in
 237  * srat_detect_node().
 238  */
 239 static int __cpuinit nearby_node(int apicid)
 240 {
 241         int i, node;
 242
 243         for (i = apicid - 1; i >= 0; i--) {
 244                 node = __apicid_to_node[i];
 245                 if (node != NUMA_NO_NODE && node_online(node))
 246                         return node;
 247         }
 248         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 249                 node = __apicid_to_node[i];
 250                 if (node != NUMA_NO_NODE && node_online(node))
 251                         return node;
 252         }
 253         return first_node(node_online_map); /* Shouldn't happen */
 254 }
 255 #endif
 256
 257 /*
 258  * Fixup core topology information for
 259  * (1) AMD multi-node processors
 260  *     Assumption: Number of cores in each internal node is the same.
 261  * (2) AMD processors supporting compute units
 262  */
 263 #ifdef CONFIG_X86_HT
 264 static void __cpuinit amd_get_topology(struct cpuinfo_x86 *c)
 265 {
 266         u32 nodes, cores_per_cu = 1;
 267         u8 node_id;
 268         int cpu = smp_processor_id();
 269
 270         /* get information required for multi-node processors */
 271         if (cpu_has(c, X86_FEATURE_TOPOEXT)) {
 272                 u32 eax, ebx, ecx, edx;
 273
 274                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 275                 nodes = ((ecx >> 8) & 7) + 1;
 276                 node_id = ecx & 7;
 277
 278                 /* get compute unit information */
 279                 smp_num_siblings = ((ebx >> 8) & 3) + 1;
 280                 c->compute_unit_id = ebx & 0xff;
 281                 cores_per_cu += ((ebx >> 8) & 3);
 282         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 283                 u64 value;
 284
 285                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 286                 nodes = ((value >> 3) & 7) + 1;
 287                 node_id = value & 7;
 288         } else
 289                 return;
 290
 291         /* fixup multi-node processor information */
 292         if (nodes > 1) {
 293                 u32 cores_per_node;
 294                 u32 cus_per_node;
 295
 296                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 297                 cores_per_node = c->x86_max_cores / nodes;
 298                 cus_per_node = cores_per_node / cores_per_cu;
 299
 300                 /* store NodeID, use llc_shared_map to store sibling info */
 301                 per_cpu(cpu_llc_id, cpu) = node_id;
 302
 303                 /* core id has to be in the [0 .. cores_per_node - 1] range */
 304                 c->cpu_core_id %= cores_per_node;
 305                 c->compute_unit_id %= cus_per_node;
 306         }
 307 }
 308 #endif
 309
 310 /*
 311  * On a AMD dual core setup the lower bits of the APIC id distingush the cores.
 312  * Assumes number of cores is a power of two.
 313  */
 314 static void __cpuinit amd_detect_cmp(struct cpuinfo_x86 *c)
 315 {
 316 #ifdef CONFIG_X86_HT
 317         unsigned bits;
 318         int cpu = smp_processor_id();
 319
 320         bits = c->x86_coreid_bits;
 321         /* Low order bits define the core id (index of core in socket) */
 322         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 323         /* Convert the initial APIC ID into the socket ID */
 324         c->phys_proc_id = c->initial_apicid >> bits;
 325         /* use socket ID also for last level cache */
 326         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
 327         amd_get_topology(c);
 328 #endif
 329 }
 330
 331 int amd_get_nb_id(int cpu)
 332 {
 333         int id = 0;
 334 #ifdef CONFIG_SMP
 335         id = per_cpu(cpu_llc_id, cpu);
 336 #endif
 337         return id;
 338 }
 339 EXPORT_SYMBOL_GPL(amd_get_nb_id);
 340
 341 static void __cpuinit srat_detect_node(struct cpuinfo_x86 *c)
 342 {
 343 #ifdef CONFIG_NUMA
 344         int cpu = smp_processor_id();
 345         int node;
 346         unsigned apicid = c->apicid;
 347
 348         node = numa_cpu_node(cpu);
 349         if (node == NUMA_NO_NODE)
 350                 node = per_cpu(cpu_llc_id, cpu);
 351
 352         if (!node_online(node)) {
 353                 /*
 354                  * Two possibilities here:
 355                  *
 356                  * - The CPU is missing memory and no node was created.  In
 357                  *   that case try picking one from a nearby CPU.
 358                  *
 359                  * - The APIC IDs differ from the HyperTransport node IDs
 360                  *   which the K8 northbridge parsing fills in.  Assume
 361                  *   they are all increased by a constant offset, but in
 362                  *   the same order as the HT nodeids.  If that doesn't
 363                  *   result in a usable node fall back to the path for the
 364                  *   previous case.
 365                  *
 366                  * This workaround operates directly on the mapping between
 367                  * APIC ID and NUMA node, assuming certain relationship
 368                  * between APIC ID, HT node ID and NUMA topology.  As going
 369                  * through CPU mapping may alter the outcome, directly
 370                  * access __apicid_to_node[].
 371                  */
 372                 int ht_nodeid = c->initial_apicid;
 373
 374                 if (ht_nodeid >= 0 &&
 375                     __apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 376                         node = __apicid_to_node[ht_nodeid];
 377                 /* Pick a nearby node */
 378                 if (!node_online(node))
 379                         node = nearby_node(apicid);
 380         }
 381         numa_set_node(cpu, node);
 382 #endif
 383 }
 384
 385 static void __cpuinit early_init_amd_mc(struct cpuinfo_x86 *c)
 386 {
 387 #ifdef CONFIG_X86_HT
 388         unsigned bits, ecx;
 389
 390         /* Multi core CPU? */
 391         if (c->extended_cpuid_level < 0x80000008)
 392                 return;
 393
 394         ecx = cpuid_ecx(0x80000008);
 395
 396         c->x86_max_cores = (ecx & 0xff) + 1;
 397
 398         /* CPU telling us the core id bits shift? */
 399         bits = (ecx >> 12) & 0xF;
 400
 401         /* Otherwise recompute */
 402         if (bits == 0) {
 403                 while ((1 << bits) < c->x86_max_cores)
 404                         bits++;
 405         }
 406
 407         c->x86_coreid_bits = bits;
 408 #endif
 409 }
 410
 411 static void __cpuinit early_init_amd(struct cpuinfo_x86 *c)
 412 {
 413         early_init_amd_mc(c);
 414
 415         /*
 416          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 417          * with P/T states and does not stop in deep C-states
 418          */
 419         if (c->x86_power & (1 << 8)) {
 420                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 421                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 422         }
 423
 424 #ifdef CONFIG_X86_64
 425         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 426 #else
 427         /*  Set MTRR capability flag if appropriate */
 428         if (c->x86 == 5)
 429                 if (c->x86_model == 13 || c->x86_model == 9 ||
 430                     (c->x86_model == 8 && c->x86_mask >= 8))
 431                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 432 #endif
 433 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 434         /* check CPU config space for extended APIC ID */
 435         if (cpu_has_apic && c->x86 >= 0xf) {
 436                 unsigned int val;
 437                 val = read_pci_config(0, 24, 0, 0x68);
 438                 if ((val & ((1 << 17) | (1 << 18))) == ((1 << 17) | (1 << 18)))
 439                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 440         }
 441 #endif
 442
 443         /* We need to do the following only once */
 444         if (c != &boot_cpu_data)
 445                 return;
 446
 447         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 448
 449                 if (c->x86 > 0x10 ||
 450                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 451                         u64 val;
 452
 453                         rdmsrl(MSR_K7_HWCR, val);
 454                         if (!(val & BIT(24)))
 455                                 printk(KERN_WARNING FW_BUG "TSC doesn't count "
 456                                         "with P0 frequency!\n");
 457                 }
 458         }
 459 }
 460
 461 static void __cpuinit init_amd(struct cpuinfo_x86 *c)
 462 {
 463 #ifdef CONFIG_SMP
 464         unsigned long long value;
 465
 466         /*
 467          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 468          * bit 6 of msr C001_0015
 469          *
 470          * Errata 63 for SH-B3 steppings
 471          * Errata 122 for all steppings (F+ have it disabled by default)
 472          */
 473         if (c->x86 == 0xf) {
 474                 rdmsrl(MSR_K7_HWCR, value);
 475                 value |= 1 << 6;
 476                 wrmsrl(MSR_K7_HWCR, value);
 477         }
 478 #endif
 479
 480         early_init_amd(c);
 481
 482         /*
 483          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
 484          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
 485          */
 486         clear_cpu_cap(c, 0*32+31);
 487
 488 #ifdef CONFIG_X86_64
 489         /* On C+ stepping K8 rep microcode works well for copy/memset */
 490         if (c->x86 == 0xf) {
 491                 u32 level;
 492
 493                 level = cpuid_eax(1);
 494                 if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 495                         set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 496
 497                 /*
 498                  * Some BIOSes incorrectly force this feature, but only K8
 499                  * revision D (model = 0x14) and later actually support it.
 500                  * (AMD Erratum #110, docId: 25759).
 501                  */
 502                 if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 503                         u64 val;
 504
 505                         clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 506                         if (!rdmsrl_amd_safe(0xc001100d, &val)) {
 507                                 val &= ~(1ULL << 32);
 508                                 wrmsrl_amd_safe(0xc001100d, val);
 509                         }
 510                 }
 511
 512         }
 513         if (c->x86 >= 0x10)
 514                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 515
 516         /* get apicid instead of initial apic id from cpuid */
 517         c->apicid = hard_smp_processor_id();
 518 #else
 519
 520         /*
 521          *      FIXME: We should handle the K5 here. Set up the write
 522          *      range and also turn on MSR 83 bits 4 and 31 (write alloc,
 523          *      no bus pipeline)
 524          */
 525
 526         switch (c->x86) {
 527         case 4:
 528                 init_amd_k5(c);
 529                 break;
 530         case 5:
 531                 init_amd_k6(c);
 532                 break;
 533         case 6: /* An Athlon/Duron */
 534                 init_amd_k7(c);
 535                 break;
 536         }
 537
 538         /* K6s reports MCEs but don't actually have all the MSRs */
 539         if (c->x86 < 6)
 540                 clear_cpu_cap(c, X86_FEATURE_MCE);
 541 #endif
 542
 543         /* Enable workaround for FXSAVE leak */
 544         if (c->x86 >= 6)
 545                 set_cpu_cap(c, X86_FEATURE_FXSAVE_LEAK);
 546
 547         if (!c->x86_model_id[0]) {
 548                 switch (c->x86) {
 549                 case 0xf:
 550                         /* Should distinguish Models here, but this is only
 551                            a fallback anyways. */
 552                         strcpy(c->x86_model_id, "Hammer");
 553                         break;
 554                 }
 555         }
 556
 557         /*
 558          * The way access filter has a performance penalty on some workloads.
 559          * Disable it on the affected CPUs.
 560          */
 561         if ((c->x86 == 0x15) &&
 562             (c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 563                 u64 val;
 564
 565                 if (!rdmsrl_safe(0xc0011021, &val) && !(val & 0x1E)) {
 566                         val |= 0x1E;
 567                         checking_wrmsrl(0xc0011021, val);
 568                 }
 569         }
 570
 571         cpu_detect_cache_sizes(c);
 572
 573         /* Multi core CPU? */
 574         if (c->extended_cpuid_level >= 0x80000008) {
 575                 amd_detect_cmp(c);
 576                 srat_detect_node(c);
 577         }
 578
 579 #ifdef CONFIG_X86_32
 580         detect_ht(c);
 581 #endif
 582
 583         if (c->extended_cpuid_level >= 0x80000006) {
 584                 if (cpuid_edx(0x80000006) & 0xf000)
 585                         num_cache_leaves = 4;
 586                 else
 587                         num_cache_leaves = 3;
 588         }
 589
 590         if (c->x86 >= 0xf)
 591                 set_cpu_cap(c, X86_FEATURE_K8);
 592
 593         if (cpu_has_xmm2) {
 594                 /* MFENCE stops RDTSC speculation */
 595                 set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
 596         }
 597
 598 #ifdef CONFIG_X86_64
 599         if (c->x86 == 0x10) {
 600                 /* do this for boot cpu */
 601                 if (c == &boot_cpu_data)
 602                         check_enable_amd_mmconf_dmi();
 603
 604                 fam10h_check_enable_mmcfg();
 605         }
 606
 607         if (c == &boot_cpu_data && c->x86 >= 0xf) {
 608                 unsigned long long tseg;
 609
 610                 /*
 611                  * Split up direct mapping around the TSEG SMM area.
 612                  * Don't do it for gbpages because there seems very little
 613                  * benefit in doing so.
 614                  */
 615                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
 616                         printk(KERN_DEBUG "tseg: %010llx\n", tseg);
 617                         if ((tseg>>PMD_SHIFT) <
 618                                 (max_low_pfn_mapped>>(PMD_SHIFT-PAGE_SHIFT)) ||
 619                                 ((tseg>>PMD_SHIFT) <
 620                                 (max_pfn_mapped>>(PMD_SHIFT-PAGE_SHIFT)) &&
 621                                 (tseg>>PMD_SHIFT) >= (1ULL<<(32 - PMD_SHIFT))))
 622                                 set_memory_4k((unsigned long)__va(tseg), 1);
 623                 }
 624         }
 625 #endif
 626
 627         /*
 628          * Family 0x12 and above processors have APIC timer
 629          * running in deep C states.
 630          */
 631         if (c->x86 > 0x11)
 632                 set_cpu_cap(c, X86_FEATURE_ARAT);
 633
 634         /*
 635          * Disable GART TLB Walk Errors on Fam10h. We do this here
 636          * because this is always needed when GART is enabled, even in a
 637          * kernel which has no MCE support built in.
 638          */
 639         if (c->x86 == 0x10) {
 640                 /*
 641                  * BIOS should disable GartTlbWlk Errors themself. If
 642                  * it doesn't do it here as suggested by the BKDG.
 643                  *
 644                  * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 645                  */
 646                 u64 mask;
 647                 int err;
 648
 649                 err = rdmsrl_safe(MSR_AMD64_MCx_MASK(4), &mask);
 650                 if (err == 0) {
 651                         mask |= (1 << 10);
 652                         checking_wrmsrl(MSR_AMD64_MCx_MASK(4), mask);
 653                 }
 654         }
 655 }
 656
 657 #ifdef CONFIG_X86_32
 658 static unsigned int __cpuinit amd_size_cache(struct cpuinfo_x86 *c,
 659                                                         unsigned int size)
 660 {
 661         /* AMD errata T13 (order #21922) */
 662         if ((c->x86 == 6)) {
 663                 /* Duron Rev A0 */
 664                 if (c->x86_model == 3 && c->x86_mask == 0)
 665                         size = 64;
 666                 /* Tbird rev A1/A2 */
 667                 if (c->x86_model == 4 &&
 668                         (c->x86_mask == 0 || c->x86_mask == 1))
 669                         size = 256;
 670         }
 671         return size;
 672 }
 673 #endif
 674
 675 static const struct cpu_dev __cpuinitconst amd_cpu_dev = {
 676         .c_vendor       = "AMD",
 677         .c_ident        = { "AuthenticAMD" },
 678 #ifdef CONFIG_X86_32
 679         .c_models = {
 680                 { .vendor = X86_VENDOR_AMD, .family = 4, .model_names =
 681                   {
 682                           [3] = "486 DX/2",
 683                           [7] = "486 DX/2-WB",
 684                           [8] = "486 DX/4",
 685                           [9] = "486 DX/4-WB",
 686                           [14] = "Am5x86-WT",
 687                           [15] = "Am5x86-WB"
 688                   }
 689                 },
 690         },
 691         .c_size_cache   = amd_size_cache,
 692 #endif
 693         .c_early_init   = early_init_amd,
 694         .c_init         = init_amd,
 695         .c_x86_vendor   = X86_VENDOR_AMD,
 696 };
 697
 698 cpu_dev_register(amd_cpu_dev);
 699
 700 /*
 701  * AMD errata checking
 702  *
 703  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
 704  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
 705  * have an OSVW id assigned, which it takes as first argument. Both take a
 706  * variable number of family-specific model-stepping ranges created by
 707  * AMD_MODEL_RANGE(). Each erratum also has to be declared as extern const
 708  * int[] in arch/x86/include/asm/processor.h.
 709  *
 710  * Example:
 711  *
 712  * const int amd_erratum_319[] =
 713  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
 714  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
 715  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
 716  */
 717
 718 const int amd_erratum_400[] =
 719         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
 720                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
 721 EXPORT_SYMBOL_GPL(amd_erratum_400);
 722
 723 const int amd_erratum_383[] =
 724         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
 725 EXPORT_SYMBOL_GPL(amd_erratum_383);
 726
 727 bool cpu_has_amd_erratum(const int *erratum)
 728 {
 729         struct cpuinfo_x86 *cpu = __this_cpu_ptr(&cpu_info);
 730         int osvw_id = *erratum++;
 731         u32 range;
 732         u32 ms;
 733
 734         /*
 735          * If called early enough that current_cpu_data hasn't been initialized
 736          * yet, fall back to boot_cpu_data.
 737          */
 738         if (cpu->x86 == 0)
 739                 cpu = &boot_cpu_data;
 740
 741         if (cpu->x86_vendor != X86_VENDOR_AMD)
 742                 return false;
 743
 744         if (osvw_id >= 0 && osvw_id < 65536 &&
 745             cpu_has(cpu, X86_FEATURE_OSVW)) {
 746                 u64 osvw_len;
 747
 748                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
 749                 if (osvw_id < osvw_len) {
 750                         u64 osvw_bits;
 751
 752                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
 753                             osvw_bits);
 754                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
 755                 }
 756         }
 757
 758         /* OSVW unavailable or ID unknown, match family-model-stepping range */
 759         ms = (cpu->x86_model << 4) | cpu->x86_mask;
 760         while ((range = *erratum++))
 761                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
 762                     (ms >= AMD_MODEL_RANGE_START(range)) &&
 763                     (ms <= AMD_MODEL_RANGE_END(range)))
 764                         return true;
 765
 766         return false;
 767 }
 768
 769 EXPORT_SYMBOL_GPL(cpu_has_amd_erratum);