arch/x86/include/asm/processor.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef _ASM_X86_PROCESSOR_H
   3 #define _ASM_X86_PROCESSOR_H
   4
   5 #include <asm/processor-flags.h>
   6
   7 /* Forward declaration, a strange C thing */
   8 struct task_struct;
   9 struct mm_struct;
  10 struct io_bitmap;
  11 struct vm86;
  12
  13 #include <asm/math_emu.h>
  14 #include <asm/segment.h>
  15 #include <asm/types.h>
  16 #include <uapi/asm/sigcontext.h>
  17 #include <asm/current.h>
  18 #include <asm/cpufeatures.h>
  19 #include <asm/page.h>
  20 #include <asm/pgtable_types.h>
  21 #include <asm/percpu.h>
  22 #include <asm/msr.h>
  23 #include <asm/desc_defs.h>
  24 #include <asm/nops.h>
  25 #include <asm/special_insns.h>
  26 #include <asm/fpu/types.h>
  27 #include <asm/unwind_hints.h>
  28
  29 #include <linux/personality.h>
  30 #include <linux/cache.h>
  31 #include <linux/threads.h>
  32 #include <linux/math64.h>
  33 #include <linux/err.h>
  34 #include <linux/irqflags.h>
  35 #include <linux/mem_encrypt.h>
  36
  37 /*
  38  * We handle most unaligned accesses in hardware.  On the other hand
  39  * unaligned DMA can be quite expensive on some Nehalem processors.
  40  *
  41  * Based on this we disable the IP header alignment in network drivers.
  42  */
  43 #define NET_IP_ALIGN    0
  44
  45 #define HBP_NUM 4
  46
  47 /*
  48  * These alignment constraints are for performance in the vSMP case,
  49  * but in the task_struct case we must also meet hardware imposed
  50  * alignment requirements of the FPU state:
  51  */
  52 #ifdef CONFIG_X86_VSMP
  53 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
  54 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
  55 #else
  56 # define ARCH_MIN_TASKALIGN             __alignof__(union fpregs_state)
  57 # define ARCH_MIN_MMSTRUCT_ALIGN        0
  58 #endif
  59
  60 enum tlb_infos {
  61         ENTRIES,
  62         NR_INFO
  63 };
  64
  65 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
  66 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
  67 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
  68 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
  69 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
  70 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
  71 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
  72
  73 /*
  74  *  CPU type and hardware bug flags. Kept separately for each CPU.
  75  *  Members of this structure are referenced in head_32.S, so think twice
  76  *  before touching them. [mj]
  77  */
  78
  79 struct cpuinfo_x86 {
  80         __u8                    x86;            /* CPU family */
  81         __u8                    x86_vendor;     /* CPU vendor */
  82         __u8                    x86_model;
  83         __u8                    x86_stepping;
  84 #ifdef CONFIG_X86_64
  85         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
  86         int                     x86_tlbsize;
  87 #endif
  88         __u8                    x86_virt_bits;
  89         __u8                    x86_phys_bits;
  90         /* CPUID returned core id bits: */
  91         __u8                    x86_coreid_bits;
  92         __u8                    cu_id;
  93         /* Max extended CPUID function supported: */
  94         __u32                   extended_cpuid_level;
  95         /* Maximum supported CPUID level, -1=no CPUID: */
  96         int                     cpuid_level;
  97         /*
  98          * Align to size of unsigned long because the x86_capability array
  99          * is passed to bitops which require the alignment. Use unnamed
 100          * union to enforce the array is aligned to size of unsigned long.
 101          */
 102         union {
 103                 __u32           x86_capability[NCAPINTS + NBUGINTS];
 104                 unsigned long   x86_capability_alignment;
 105         };
 106         char                    x86_vendor_id[16];
 107         char                    x86_model_id[64];
 108         /* in KB - valid for CPUS which support this call: */
 109         unsigned int            x86_cache_size;
 110         int                     x86_cache_alignment;    /* In bytes */
 111         /* Cache QoS architectural values: */
 112         int                     x86_cache_max_rmid;     /* max index */
 113         int                     x86_cache_occ_scale;    /* scale to bytes */
 114         int                     x86_power;
 115         unsigned long           loops_per_jiffy;
 116         /* cpuid returned max cores value: */
 117         u16                     x86_max_cores;
 118         u16                     apicid;
 119         u16                     initial_apicid;
 120         u16                     x86_clflush_size;
 121         /* number of cores as seen by the OS: */
 122         u16                     booted_cores;
 123         /* Physical processor id: */
 124         u16                     phys_proc_id;
 125         /* Logical processor id: */
 126         u16                     logical_proc_id;
 127         /* Core id: */
 128         u16                     cpu_core_id;
 129         u16                     cpu_die_id;
 130         u16                     logical_die_id;
 131         /* Index into per_cpu list: */
 132         u16                     cpu_index;
 133         u32                     microcode;
 134         /* Address space bits used by the cache internally */
 135         u8                      x86_cache_bits;
 136         unsigned                initialized : 1;
 137 } __randomize_layout;
 138
 139 struct cpuid_regs {
 140         u32 eax, ebx, ecx, edx;
 141 };
 142
 143 enum cpuid_regs_idx {
 144         CPUID_EAX = 0,
 145         CPUID_EBX,
 146         CPUID_ECX,
 147         CPUID_EDX,
 148 };
 149
 150 #define X86_VENDOR_INTEL        0
 151 #define X86_VENDOR_CYRIX        1
 152 #define X86_VENDOR_AMD          2
 153 #define X86_VENDOR_UMC          3
 154 #define X86_VENDOR_CENTAUR      5
 155 #define X86_VENDOR_TRANSMETA    7
 156 #define X86_VENDOR_NSC          8
 157 #define X86_VENDOR_HYGON        9
 158 #define X86_VENDOR_ZHAOXIN      10
 159 #define X86_VENDOR_NUM          11
 160
 161 #define X86_VENDOR_UNKNOWN      0xff
 162
 163 /*
 164  * capabilities of CPUs
 165  */
 166 extern struct cpuinfo_x86       boot_cpu_data;
 167 extern struct cpuinfo_x86       new_cpu_data;
 168
 169 extern struct x86_hw_tss        doublefault_tss;
 170 extern __u32                    cpu_caps_cleared[NCAPINTS + NBUGINTS];
 171 extern __u32                    cpu_caps_set[NCAPINTS + NBUGINTS];
 172
 173 #ifdef CONFIG_SMP
 174 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
 175 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
 176 #else
 177 #define cpu_info                boot_cpu_data
 178 #define cpu_data(cpu)           boot_cpu_data
 179 #endif
 180
 181 extern const struct seq_operations cpuinfo_op;
 182
 183 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
 184
 185 extern void cpu_detect(struct cpuinfo_x86 *c);
 186
 187 static inline unsigned long long l1tf_pfn_limit(void)
 188 {
 189         return BIT_ULL(boot_cpu_data.x86_cache_bits - 1 - PAGE_SHIFT);
 190 }
 191
 192 extern void early_cpu_init(void);
 193 extern void identify_boot_cpu(void);
 194 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
 195 extern void print_cpu_info(struct cpuinfo_x86 *);
 196 void print_cpu_msr(struct cpuinfo_x86 *);
 197
 198 #ifdef CONFIG_X86_32
 199 extern int have_cpuid_p(void);
 200 #else
 201 static inline int have_cpuid_p(void)
 202 {
 203         return 1;
 204 }
 205 #endif
 206 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
 207                                 unsigned int *ecx, unsigned int *edx)
 208 {
 209         /* ecx is often an input as well as an output. */
 210         asm volatile("cpuid"
 211             : "=a" (*eax),
 212               "=b" (*ebx),
 213               "=c" (*ecx),
 214               "=d" (*edx)
 215             : "0" (*eax), "2" (*ecx)
 216             : "memory");
 217 }
 218
 219 #define native_cpuid_reg(reg)                                   \
 220 static inline unsigned int native_cpuid_##reg(unsigned int op)  \
 221 {                                                               \
 222         unsigned int eax = op, ebx, ecx = 0, edx;               \
 223                                                                 \
 224         native_cpuid(&eax, &ebx, &ecx, &edx);                   \
 225                                                                 \
 226         return reg;                                             \
 227 }
 228
 229 /*
 230  * Native CPUID functions returning a single datum.
 231  */
 232 native_cpuid_reg(eax)
 233 native_cpuid_reg(ebx)
 234 native_cpuid_reg(ecx)
 235 native_cpuid_reg(edx)
 236
 237 /*
 238  * Friendlier CR3 helpers.
 239  */
 240 static inline unsigned long read_cr3_pa(void)
 241 {
 242         return __read_cr3() & CR3_ADDR_MASK;
 243 }
 244
 245 static inline unsigned long native_read_cr3_pa(void)
 246 {
 247         return __native_read_cr3() & CR3_ADDR_MASK;
 248 }
 249
 250 static inline void load_cr3(pgd_t *pgdir)
 251 {
 252         write_cr3(__sme_pa(pgdir));
 253 }
 254
 255 /*
 256  * Note that while the legacy 'TSS' name comes from 'Task State Segment',
 257  * on modern x86 CPUs the TSS also holds information important to 64-bit mode,
 258  * unrelated to the task-switch mechanism:
 259  */
 260 #ifdef CONFIG_X86_32
 261 /* This is the TSS defined by the hardware. */
 262 struct x86_hw_tss {
 263         unsigned short          back_link, __blh;
 264         unsigned long           sp0;
 265         unsigned short          ss0, __ss0h;
 266         unsigned long           sp1;
 267
 268         /*
 269          * We don't use ring 1, so ss1 is a convenient scratch space in
 270          * the same cacheline as sp0.  We use ss1 to cache the value in
 271          * MSR_IA32_SYSENTER_CS.  When we context switch
 272          * MSR_IA32_SYSENTER_CS, we first check if the new value being
 273          * written matches ss1, and, if it's not, then we wrmsr the new
 274          * value and update ss1.
 275          *
 276          * The only reason we context switch MSR_IA32_SYSENTER_CS is
 277          * that we set it to zero in vm86 tasks to avoid corrupting the
 278          * stack if we were to go through the sysenter path from vm86
 279          * mode.
 280          */
 281         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
 282
 283         unsigned short          __ss1h;
 284         unsigned long           sp2;
 285         unsigned short          ss2, __ss2h;
 286         unsigned long           __cr3;
 287         unsigned long           ip;
 288         unsigned long           flags;
 289         unsigned long           ax;
 290         unsigned long           cx;
 291         unsigned long           dx;
 292         unsigned long           bx;
 293         unsigned long           sp;
 294         unsigned long           bp;
 295         unsigned long           si;
 296         unsigned long           di;
 297         unsigned short          es, __esh;
 298         unsigned short          cs, __csh;
 299         unsigned short          ss, __ssh;
 300         unsigned short          ds, __dsh;
 301         unsigned short          fs, __fsh;
 302         unsigned short          gs, __gsh;
 303         unsigned short          ldt, __ldth;
 304         unsigned short          trace;
 305         unsigned short          io_bitmap_base;
 306
 307 } __attribute__((packed));
 308 #else
 309 struct x86_hw_tss {
 310         u32                     reserved1;
 311         u64                     sp0;
 312
 313         /*
 314          * We store cpu_current_top_of_stack in sp1 so it's always accessible.
 315          * Linux does not use ring 1, so sp1 is not otherwise needed.
 316          */
 317         u64                     sp1;
 318
 319         /*
 320          * Since Linux does not use ring 2, the 'sp2' slot is unused by
 321          * hardware.  entry_SYSCALL_64 uses it as scratch space to stash
 322          * the user RSP value.
 323          */
 324         u64                     sp2;
 325
 326         u64                     reserved2;
 327         u64                     ist[7];
 328         u32                     reserved3;
 329         u32                     reserved4;
 330         u16                     reserved5;
 331         u16                     io_bitmap_base;
 332
 333 } __attribute__((packed));
 334 #endif
 335
 336 /*
 337  * IO-bitmap sizes:
 338  */
 339 #define IO_BITMAP_BITS                  65536
 340 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS / BITS_PER_BYTE)
 341 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES / sizeof(long))
 342
 343 #define IO_BITMAP_OFFSET_VALID_MAP                              \
 344         (offsetof(struct tss_struct, io_bitmap.bitmap) -        \
 345          offsetof(struct tss_struct, x86_tss))
 346
 347 #define IO_BITMAP_OFFSET_VALID_ALL                              \
 348         (offsetof(struct tss_struct, io_bitmap.mapall) -        \
 349          offsetof(struct tss_struct, x86_tss))
 350
 351 #ifdef CONFIG_X86_IOPL_IOPERM
 352 /*
 353  * sizeof(unsigned long) coming from an extra "long" at the end of the
 354  * iobitmap. The limit is inclusive, i.e. the last valid byte.
 355  */
 356 # define __KERNEL_TSS_LIMIT     \
 357         (IO_BITMAP_OFFSET_VALID_ALL + IO_BITMAP_BYTES + \
 358          sizeof(unsigned long) - 1)
 359 #else
 360 # define __KERNEL_TSS_LIMIT     \
 361         (offsetof(struct tss_struct, x86_tss) + sizeof(struct x86_hw_tss) - 1)
 362 #endif
 363
 364 /* Base offset outside of TSS_LIMIT so unpriviledged IO causes #GP */
 365 #define IO_BITMAP_OFFSET_INVALID        (__KERNEL_TSS_LIMIT + 1)
 366
 367 struct entry_stack {
 368         unsigned long           words[64];
 369 };
 370
 371 struct entry_stack_page {
 372         struct entry_stack stack;
 373 } __aligned(PAGE_SIZE);
 374
 375 /*
 376  * All IO bitmap related data stored in the TSS:
 377  */
 378 struct x86_io_bitmap {
 379         /* The sequence number of the last active bitmap. */
 380         u64                     prev_sequence;
 381
 382         /*
 383          * Store the dirty size of the last io bitmap offender. The next
 384          * one will have to do the cleanup as the switch out to a non io
 385          * bitmap user will just set x86_tss.io_bitmap_base to a value
 386          * outside of the TSS limit. So for sane tasks there is no need to
 387          * actually touch the io_bitmap at all.
 388          */
 389         unsigned int            prev_max;
 390
 391         /*
 392          * The extra 1 is there because the CPU will access an
 393          * additional byte beyond the end of the IO permission
 394          * bitmap. The extra byte must be all 1 bits, and must
 395          * be within the limit.
 396          */
 397         unsigned long           bitmap[IO_BITMAP_LONGS + 1];
 398
 399         /*
 400          * Special I/O bitmap to emulate IOPL(3). All bytes zero,
 401          * except the additional byte at the end.
 402          */
 403         unsigned long           mapall[IO_BITMAP_LONGS + 1];
 404 };
 405
 406 struct tss_struct {
 407         /*
 408          * The fixed hardware portion.  This must not cross a page boundary
 409          * at risk of violating the SDM's advice and potentially triggering
 410          * errata.
 411          */
 412         struct x86_hw_tss       x86_tss;
 413
 414 #ifdef CONFIG_X86_IOPL_IOPERM
 415         struct x86_io_bitmap    io_bitmap;
 416 #endif
 417 } __aligned(PAGE_SIZE);
 418
 419 DECLARE_PER_CPU_PAGE_ALIGNED(struct tss_struct, cpu_tss_rw);
 420
 421 /* Per CPU interrupt stacks */
 422 struct irq_stack {
 423         char            stack[IRQ_STACK_SIZE];
 424 } __aligned(IRQ_STACK_SIZE);
 425
 426 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack_ptr);
 427
 428 #ifdef CONFIG_X86_32
 429 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
 430 #else
 431 /* The RO copy can't be accessed with this_cpu_xyz(), so use the RW copy. */
 432 #define cpu_current_top_of_stack cpu_tss_rw.x86_tss.sp1
 433 #endif
 434
 435 #ifdef CONFIG_X86_64
 436 struct fixed_percpu_data {
 437         /*
 438          * GCC hardcodes the stack canary as %gs:40.  Since the
 439          * irq_stack is the object at %gs:0, we reserve the bottom
 440          * 48 bytes of the irq stack for the canary.
 441          */
 442         char            gs_base[40];
 443         unsigned long   stack_canary;
 444 };
 445
 446 DECLARE_PER_CPU_FIRST(struct fixed_percpu_data, fixed_percpu_data) __visible;
 447 DECLARE_INIT_PER_CPU(fixed_percpu_data);
 448
 449 static inline unsigned long cpu_kernelmode_gs_base(int cpu)
 450 {
 451         return (unsigned long)per_cpu(fixed_percpu_data.gs_base, cpu);
 452 }
 453
 454 DECLARE_PER_CPU(unsigned int, irq_count);
 455 extern asmlinkage void ignore_sysret(void);
 456
 457 #if IS_ENABLED(CONFIG_KVM)
 458 /* Save actual FS/GS selectors and bases to current->thread */
 459 void save_fsgs_for_kvm(void);
 460 #endif
 461 #else   /* X86_64 */
 462 #ifdef CONFIG_STACKPROTECTOR
 463 /*
 464  * Make sure stack canary segment base is cached-aligned:
 465  *   "For Intel Atom processors, avoid non zero segment base address
 466  *    that is not aligned to cache line boundary at all cost."
 467  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
 468  */
 469 struct stack_canary {
 470         char __pad[20];         /* canary at %gs:20 */
 471         unsigned long canary;
 472 };
 473 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
 474 #endif
 475 /* Per CPU softirq stack pointer */
 476 DECLARE_PER_CPU(struct irq_stack *, softirq_stack_ptr);
 477 #endif  /* X86_64 */
 478
 479 extern unsigned int fpu_kernel_xstate_size;
 480 extern unsigned int fpu_user_xstate_size;
 481
 482 struct perf_event;
 483
 484 typedef struct {
 485         unsigned long           seg;
 486 } mm_segment_t;
 487
 488 struct thread_struct {
 489         /* Cached TLS descriptors: */
 490         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
 491 #ifdef CONFIG_X86_32
 492         unsigned long           sp0;
 493 #endif
 494         unsigned long           sp;
 495 #ifdef CONFIG_X86_32
 496         unsigned long           sysenter_cs;
 497 #else
 498         unsigned short          es;
 499         unsigned short          ds;
 500         unsigned short          fsindex;
 501         unsigned short          gsindex;
 502 #endif
 503
 504 #ifdef CONFIG_X86_64
 505         unsigned long           fsbase;
 506         unsigned long           gsbase;
 507 #else
 508         /*
 509          * XXX: this could presumably be unsigned short.  Alternatively,
 510          * 32-bit kernels could be taught to use fsindex instead.
 511          */
 512         unsigned long fs;
 513         unsigned long gs;
 514 #endif
 515
 516         /* Save middle states of ptrace breakpoints */
 517         struct perf_event       *ptrace_bps[HBP_NUM];
 518         /* Debug status used for traps, single steps, etc... */
 519         unsigned long           debugreg6;
 520         /* Keep track of the exact dr7 value set by the user */
 521         unsigned long           ptrace_dr7;
 522         /* Fault info: */
 523         unsigned long           cr2;
 524         unsigned long           trap_nr;
 525         unsigned long           error_code;
 526 #ifdef CONFIG_VM86
 527         /* Virtual 86 mode info */
 528         struct vm86             *vm86;
 529 #endif
 530         /* IO permissions: */
 531         struct io_bitmap        *io_bitmap;
 532
 533         /*
 534          * IOPL. Priviledge level dependent I/O permission which is
 535          * emulated via the I/O bitmap to prevent user space from disabling
 536          * interrupts.
 537          */
 538         unsigned long           iopl_emul;
 539
 540         mm_segment_t            addr_limit;
 541
 542         unsigned int            sig_on_uaccess_err:1;
 543         unsigned int            uaccess_err:1;  /* uaccess failed */
 544
 545         /* Floating point and extended processor state */
 546         struct fpu              fpu;
 547         /*
 548          * WARNING: 'fpu' is dynamically-sized.  It *MUST* be at
 549          * the end.
 550          */
 551 };
 552
 553 /* Whitelist the FPU state from the task_struct for hardened usercopy. */
 554 static inline void arch_thread_struct_whitelist(unsigned long *offset,
 555                                                 unsigned long *size)
 556 {
 557         *offset = offsetof(struct thread_struct, fpu.state);
 558         *size = fpu_kernel_xstate_size;
 559 }
 560
 561 /*
 562  * Thread-synchronous status.
 563  *
 564  * This is different from the flags in that nobody else
 565  * ever touches our thread-synchronous status, so we don't
 566  * have to worry about atomic accesses.
 567  */
 568 #define TS_COMPAT               0x0002  /* 32bit syscall active (64BIT)*/
 569
 570 static inline void
 571 native_load_sp0(unsigned long sp0)
 572 {
 573         this_cpu_write(cpu_tss_rw.x86_tss.sp0, sp0);
 574 }
 575
 576 static inline void native_swapgs(void)
 577 {
 578 #ifdef CONFIG_X86_64
 579         asm volatile("swapgs" ::: "memory");
 580 #endif
 581 }
 582
 583 static inline unsigned long current_top_of_stack(void)
 584 {
 585         /*
 586          *  We can't read directly from tss.sp0: sp0 on x86_32 is special in
 587          *  and around vm86 mode and sp0 on x86_64 is special because of the
 588          *  entry trampoline.
 589          */
 590         return this_cpu_read_stable(cpu_current_top_of_stack);
 591 }
 592
 593 static inline bool on_thread_stack(void)
 594 {
 595         return (unsigned long)(current_top_of_stack() -
 596                                current_stack_pointer) < THREAD_SIZE;
 597 }
 598
 599 #ifdef CONFIG_PARAVIRT_XXL
 600 #include <asm/paravirt.h>
 601 #else
 602 #define __cpuid                 native_cpuid
 603
 604 static inline void load_sp0(unsigned long sp0)
 605 {
 606         native_load_sp0(sp0);
 607 }
 608
 609 #endif /* CONFIG_PARAVIRT_XXL */
 610
 611 /* Free all resources held by a thread. */
 612 extern void release_thread(struct task_struct *);
 613
 614 unsigned long get_wchan(struct task_struct *p);
 615
 616 /*
 617  * Generic CPUID function
 618  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
 619  * resulting in stale register contents being returned.
 620  */
 621 static inline void cpuid(unsigned int op,
 622                          unsigned int *eax, unsigned int *ebx,
 623                          unsigned int *ecx, unsigned int *edx)
 624 {
 625         *eax = op;
 626         *ecx = 0;
 627         __cpuid(eax, ebx, ecx, edx);
 628 }
 629
 630 /* Some CPUID calls want 'count' to be placed in ecx */
 631 static inline void cpuid_count(unsigned int op, int count,
 632                                unsigned int *eax, unsigned int *ebx,
 633                                unsigned int *ecx, unsigned int *edx)
 634 {
 635         *eax = op;
 636         *ecx = count;
 637         __cpuid(eax, ebx, ecx, edx);
 638 }
 639
 640 /*
 641  * CPUID functions returning a single datum
 642  */
 643 static inline unsigned int cpuid_eax(unsigned int op)
 644 {
 645         unsigned int eax, ebx, ecx, edx;
 646
 647         cpuid(op, &eax, &ebx, &ecx, &edx);
 648
 649         return eax;
 650 }
 651
 652 static inline unsigned int cpuid_ebx(unsigned int op)
 653 {
 654         unsigned int eax, ebx, ecx, edx;
 655
 656         cpuid(op, &eax, &ebx, &ecx, &edx);
 657
 658         return ebx;
 659 }
 660
 661 static inline unsigned int cpuid_ecx(unsigned int op)
 662 {
 663         unsigned int eax, ebx, ecx, edx;
 664
 665         cpuid(op, &eax, &ebx, &ecx, &edx);
 666
 667         return ecx;
 668 }
 669
 670 static inline unsigned int cpuid_edx(unsigned int op)
 671 {
 672         unsigned int eax, ebx, ecx, edx;
 673
 674         cpuid(op, &eax, &ebx, &ecx, &edx);
 675
 676         return edx;
 677 }
 678
 679 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
 680 static __always_inline void rep_nop(void)
 681 {
 682         asm volatile("rep; nop" ::: "memory");
 683 }
 684
 685 static __always_inline void cpu_relax(void)
 686 {
 687         rep_nop();
 688 }
 689
 690 /*
 691  * This function forces the icache and prefetched instruction stream to
 692  * catch up with reality in two very specific cases:
 693  *
 694  *  a) Text was modified using one virtual address and is about to be executed
 695  *     from the same physical page at a different virtual address.
 696  *
 697  *  b) Text was modified on a different CPU, may subsequently be
 698  *     executed on this CPU, and you want to make sure the new version
 699  *     gets executed.  This generally means you're calling this in a IPI.
 700  *
 701  * If you're calling this for a different reason, you're probably doing
 702  * it wrong.
 703  */
 704 static inline void sync_core(void)
 705 {
 706         /*
 707          * There are quite a few ways to do this.  IRET-to-self is nice
 708          * because it works on every CPU, at any CPL (so it's compatible
 709          * with paravirtualization), and it never exits to a hypervisor.
 710          * The only down sides are that it's a bit slow (it seems to be
 711          * a bit more than 2x slower than the fastest options) and that
 712          * it unmasks NMIs.  The "push %cs" is needed because, in
 713          * paravirtual environments, __KERNEL_CS may not be a valid CS
 714          * value when we do IRET directly.
 715          *
 716          * In case NMI unmasking or performance ever becomes a problem,
 717          * the next best option appears to be MOV-to-CR2 and an
 718          * unconditional jump.  That sequence also works on all CPUs,
 719          * but it will fault at CPL3 (i.e. Xen PV).
 720          *
 721          * CPUID is the conventional way, but it's nasty: it doesn't
 722          * exist on some 486-like CPUs, and it usually exits to a
 723          * hypervisor.
 724          *
 725          * Like all of Linux's memory ordering operations, this is a
 726          * compiler barrier as well.
 727          */
 728 #ifdef CONFIG_X86_32
 729         asm volatile (
 730                 "pushfl\n\t"
 731                 "pushl %%cs\n\t"
 732                 "pushl $1f\n\t"
 733                 "iret\n\t"
 734                 "1:"
 735                 : ASM_CALL_CONSTRAINT : : "memory");
 736 #else
 737         unsigned int tmp;
 738
 739         asm volatile (
 740                 UNWIND_HINT_SAVE
 741                 "mov %%ss, %0\n\t"
 742                 "pushq %q0\n\t"
 743                 "pushq %%rsp\n\t"
 744                 "addq $8, (%%rsp)\n\t"
 745                 "pushfq\n\t"
 746                 "mov %%cs, %0\n\t"
 747                 "pushq %q0\n\t"
 748                 "pushq $1f\n\t"
 749                 "iretq\n\t"
 750                 UNWIND_HINT_RESTORE
 751                 "1:"
 752                 : "=&r" (tmp), ASM_CALL_CONSTRAINT : : "cc", "memory");
 753 #endif
 754 }
 755
 756 extern void select_idle_routine(const struct cpuinfo_x86 *c);
 757 extern void amd_e400_c1e_apic_setup(void);
 758
 759 extern unsigned long            boot_option_idle_override;
 760
 761 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
 762                          IDLE_POLL};
 763
 764 extern void enable_sep_cpu(void);
 765 extern int sysenter_setup(void);
 766
 767
 768 /* Defined in head.S */
 769 extern struct desc_ptr          early_gdt_descr;
 770
 771 extern void switch_to_new_gdt(int);
 772 extern void load_direct_gdt(int);
 773 extern void load_fixmap_gdt(int);
 774 extern void load_percpu_segment(int);
 775 extern void cpu_init(void);
 776 extern void cr4_init(void);
 777
 778 static inline unsigned long get_debugctlmsr(void)
 779 {
 780         unsigned long debugctlmsr = 0;
 781
 782 #ifndef CONFIG_X86_DEBUGCTLMSR
 783         if (boot_cpu_data.x86 < 6)
 784                 return 0;
 785 #endif
 786         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 787
 788         return debugctlmsr;
 789 }
 790
 791 static inline void update_debugctlmsr(unsigned long debugctlmsr)
 792 {
 793 #ifndef CONFIG_X86_DEBUGCTLMSR
 794         if (boot_cpu_data.x86 < 6)
 795                 return;
 796 #endif
 797         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 798 }
 799
 800 extern void set_task_blockstep(struct task_struct *task, bool on);
 801
 802 /* Boot loader type from the setup header: */
 803 extern int                      bootloader_type;
 804 extern int                      bootloader_version;
 805
 806 extern char                     ignore_fpu_irq;
 807
 808 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
 809 #define ARCH_HAS_PREFETCHW
 810 #define ARCH_HAS_SPINLOCK_PREFETCH
 811
 812 #ifdef CONFIG_X86_32
 813 # define BASE_PREFETCH          ""
 814 # define ARCH_HAS_PREFETCH
 815 #else
 816 # define BASE_PREFETCH          "prefetcht0 %P1"
 817 #endif
 818
 819 /*
 820  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
 821  *
 822  * It's not worth to care about 3dnow prefetches for the K6
 823  * because they are microcoded there and very slow.
 824  */
 825 static inline void prefetch(const void *x)
 826 {
 827         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
 828                           X86_FEATURE_XMM,
 829                           "m" (*(const char *)x));
 830 }
 831
 832 /*
 833  * 3dnow prefetch to get an exclusive cache line.
 834  * Useful for spinlocks to avoid one state transition in the
 835  * cache coherency protocol:
 836  */
 837 static inline void prefetchw(const void *x)
 838 {
 839         alternative_input(BASE_PREFETCH, "prefetchw %P1",
 840                           X86_FEATURE_3DNOWPREFETCH,
 841                           "m" (*(const char *)x));
 842 }
 843
 844 static inline void spin_lock_prefetch(const void *x)
 845 {
 846         prefetchw(x);
 847 }
 848
 849 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
 850                            TOP_OF_KERNEL_STACK_PADDING)
 851
 852 #define task_top_of_stack(task) ((unsigned long)(task_pt_regs(task) + 1))
 853
 854 #define task_pt_regs(task) \
 855 ({                                                                      \
 856         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
 857         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
 858         ((struct pt_regs *)__ptr) - 1;                                  \
 859 })
 860
 861 #ifdef CONFIG_X86_32
 862 /*
 863  * User space process size: 3GB (default).
 864  */
 865 #define IA32_PAGE_OFFSET        PAGE_OFFSET
 866 #define TASK_SIZE               PAGE_OFFSET
 867 #define TASK_SIZE_LOW           TASK_SIZE
 868 #define TASK_SIZE_MAX           TASK_SIZE
 869 #define DEFAULT_MAP_WINDOW      TASK_SIZE
 870 #define STACK_TOP               TASK_SIZE
 871 #define STACK_TOP_MAX           STACK_TOP
 872
 873 #define INIT_THREAD  {                                                    \
 874         .sp0                    = TOP_OF_INIT_STACK,                      \
 875         .sysenter_cs            = __KERNEL_CS,                            \
 876         .addr_limit             = KERNEL_DS,                              \
 877 }
 878
 879 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
 880
 881 #else
 882 /*
 883  * User space process size.  This is the first address outside the user range.
 884  * There are a few constraints that determine this:
 885  *
 886  * On Intel CPUs, if a SYSCALL instruction is at the highest canonical
 887  * address, then that syscall will enter the kernel with a
 888  * non-canonical return address, and SYSRET will explode dangerously.
 889  * We avoid this particular problem by preventing anything executable
 890  * from being mapped at the maximum canonical address.
 891  *
 892  * On AMD CPUs in the Ryzen family, there's a nasty bug in which the
 893  * CPUs malfunction if they execute code from the highest canonical page.
 894  * They'll speculate right off the end of the canonical space, and
 895  * bad things happen.  This is worked around in the same way as the
 896  * Intel problem.
 897  *
 898  * With page table isolation enabled, we map the LDT in ... [stay tuned]
 899  */
 900 #define TASK_SIZE_MAX   ((1UL << __VIRTUAL_MASK_SHIFT) - PAGE_SIZE)
 901
 902 #define DEFAULT_MAP_WINDOW      ((1UL << 47) - PAGE_SIZE)
 903
 904 /* This decides where the kernel will search for a free chunk of vm
 905  * space during mmap's.
 906  */
 907 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
 908                                         0xc0000000 : 0xFFFFe000)
 909
 910 #define TASK_SIZE_LOW           (test_thread_flag(TIF_ADDR32) ? \
 911                                         IA32_PAGE_OFFSET : DEFAULT_MAP_WINDOW)
 912 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
 913                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 914 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
 915                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 916
 917 #define STACK_TOP               TASK_SIZE_LOW
 918 #define STACK_TOP_MAX           TASK_SIZE_MAX
 919
 920 #define INIT_THREAD  {                                          \
 921         .addr_limit             = KERNEL_DS,                    \
 922 }
 923
 924 extern unsigned long KSTK_ESP(struct task_struct *task);
 925
 926 #endif /* CONFIG_X86_64 */
 927
 928 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
 929                                                unsigned long new_sp);
 930
 931 /*
 932  * This decides where the kernel will search for a free chunk of vm
 933  * space during mmap's.
 934  */
 935 #define __TASK_UNMAPPED_BASE(task_size) (PAGE_ALIGN(task_size / 3))
 936 #define TASK_UNMAPPED_BASE              __TASK_UNMAPPED_BASE(TASK_SIZE_LOW)
 937
 938 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
 939
 940 /* Get/set a process' ability to use the timestamp counter instruction */
 941 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
 942 #define SET_TSC_CTL(val)        set_tsc_mode((val))
 943
 944 extern int get_tsc_mode(unsigned long adr);
 945 extern int set_tsc_mode(unsigned int val);
 946
 947 DECLARE_PER_CPU(u64, msr_misc_features_shadow);
 948
 949 /* Register/unregister a process' MPX related resource */
 950 #define MPX_ENABLE_MANAGEMENT() mpx_enable_management()
 951 #define MPX_DISABLE_MANAGEMENT()        mpx_disable_management()
 952
 953 #ifdef CONFIG_X86_INTEL_MPX
 954 extern int mpx_enable_management(void);
 955 extern int mpx_disable_management(void);
 956 #else
 957 static inline int mpx_enable_management(void)
 958 {
 959         return -EINVAL;
 960 }
 961 static inline int mpx_disable_management(void)
 962 {
 963         return -EINVAL;
 964 }
 965 #endif /* CONFIG_X86_INTEL_MPX */
 966
 967 #ifdef CONFIG_CPU_SUP_AMD
 968 extern u16 amd_get_nb_id(int cpu);
 969 extern u32 amd_get_nodes_per_socket(void);
 970 #else
 971 static inline u16 amd_get_nb_id(int cpu)                { return 0; }
 972 static inline u32 amd_get_nodes_per_socket(void)        { return 0; }
 973 #endif
 974
 975 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
 976 {
 977         uint32_t base, eax, signature[3];
 978
 979         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
 980                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
 981
 982                 if (!memcmp(sig, signature, 12) &&
 983                     (leaves == 0 || ((eax - base) >= leaves)))
 984                         return base;
 985         }
 986
 987         return 0;
 988 }
 989
 990 extern unsigned long arch_align_stack(unsigned long sp);
 991 void free_init_pages(const char *what, unsigned long begin, unsigned long end);
 992 extern void free_kernel_image_pages(const char *what, void *begin, void *end);
 993
 994 void default_idle(void);
 995 #ifdef  CONFIG_XEN
 996 bool xen_set_default_idle(void);
 997 #else
 998 #define xen_set_default_idle 0
 999 #endif
1000
1001 void stop_this_cpu(void *dummy);
1002 void df_debug(struct pt_regs *regs, long error_code);
1003 void microcode_check(void);
1004
1005 enum l1tf_mitigations {
1006         L1TF_MITIGATION_OFF,
1007         L1TF_MITIGATION_FLUSH_NOWARN,
1008         L1TF_MITIGATION_FLUSH,
1009         L1TF_MITIGATION_FLUSH_NOSMT,
1010         L1TF_MITIGATION_FULL,
1011         L1TF_MITIGATION_FULL_FORCE
1012 };
1013
1014 extern enum l1tf_mitigations l1tf_mitigation;
1015
1016 enum mds_mitigations {
1017         MDS_MITIGATION_OFF,
1018         MDS_MITIGATION_FULL,
1019         MDS_MITIGATION_VMWERV,
1020 };
1021
1022 enum taa_mitigations {
1023         TAA_MITIGATION_OFF,
1024         TAA_MITIGATION_UCODE_NEEDED,
1025         TAA_MITIGATION_VERW,
1026         TAA_MITIGATION_TSX_DISABLED,
1027 };
1028
1029 #endif /* _ASM_X86_PROCESSOR_H */