arch/x86/cpu/ivybridge/sdram.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Copyright (c) 2011 The Chromium OS Authors.
   4  * (C) Copyright 2010,2011
   5  * Graeme Russ, <graeme.russ@gmail.com>
   6  *
   7  * Portions from Coreboot mainboard/google/link/romstage.c
   8  * Copyright (C) 2007-2010 coresystems GmbH
   9  * Copyright (C) 2011 Google Inc.
  10  */
  11
  12 #define LOG_CATEGORY    UCLASS_RAM
  13
  14 #include <common.h>
  15 #include <dm.h>
  16 #include <errno.h>
  17 #include <fdtdec.h>
  18 #include <init.h>
  19 #include <log.h>
  20 #include <malloc.h>
  21 #include <net.h>
  22 #include <rtc.h>
  23 #include <spi.h>
  24 #include <spi_flash.h>
  25 #include <syscon.h>
  26 #include <sysreset.h>
  27 #include <asm/cpu.h>
  28 #include <asm/processor.h>
  29 #include <asm/gpio.h>
  30 #include <asm/global_data.h>
  31 #include <asm/intel_regs.h>
  32 #include <asm/mrccache.h>
  33 #include <asm/mrc_common.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/pci.h>
  36 #include <asm/report_platform.h>
  37 #include <asm/arch/me.h>
  38 #include <asm/arch/pei_data.h>
  39 #include <asm/arch/pch.h>
  40 #include <asm/post.h>
  41 #include <asm/arch/sandybridge.h>
  42
  43 DECLARE_GLOBAL_DATA_PTR;
  44
  45 #define CMOS_OFFSET_MRC_SEED            152
  46 #define CMOS_OFFSET_MRC_SEED_S3         156
  47 #define CMOS_OFFSET_MRC_SEED_CHK        160
  48
  49 phys_addr_t board_get_usable_ram_top(phys_size_t total_size)
  50 {
  51         return mrc_common_board_get_usable_ram_top(total_size);
  52 }
  53
  54 int dram_init_banksize(void)
  55 {
  56         mrc_common_dram_init_banksize();
  57
  58         return 0;
  59 }
  60
  61 static int read_seed_from_cmos(struct pei_data *pei_data)
  62 {
  63         u16 c1, c2, checksum, seed_checksum;
  64         struct udevice *dev;
  65         int ret = 0;
  66
  67         ret = uclass_get_device(UCLASS_RTC, 0, &dev);
  68         if (ret) {
  69                 debug("Cannot find RTC: err=%d\n", ret);
  70                 return -ENODEV;
  71         }
  72
  73         /*
  74          * Read scrambler seeds from CMOS RAM. We don't want to store them in
  75          * SPI flash since they change on every boot and that would wear down
  76          * the flash too much. So we store these in CMOS and the large MRC
  77          * data in SPI flash.
  78          */
  79         ret = rtc_read32(dev, CMOS_OFFSET_MRC_SEED, &pei_data->scrambler_seed);
  80         if (!ret) {
  81                 ret = rtc_read32(dev, CMOS_OFFSET_MRC_SEED_S3,
  82                                  &pei_data->scrambler_seed_s3);
  83         }
  84         if (ret) {
  85                 debug("Failed to read from RTC %s\n", dev->name);
  86                 return ret;
  87         }
  88
  89         debug("Read scrambler seed    0x%08x from CMOS 0x%02x\n",
  90               pei_data->scrambler_seed, CMOS_OFFSET_MRC_SEED);
  91         debug("Read S3 scrambler seed 0x%08x from CMOS 0x%02x\n",
  92               pei_data->scrambler_seed_s3, CMOS_OFFSET_MRC_SEED_S3);
  93
  94         /* Compute seed checksum and compare */
  95         c1 = compute_ip_checksum((u8 *)&pei_data->scrambler_seed,
  96                                  sizeof(u32));
  97         c2 = compute_ip_checksum((u8 *)&pei_data->scrambler_seed_s3,
  98                                  sizeof(u32));
  99         checksum = add_ip_checksums(sizeof(u32), c1, c2);
 100
 101         seed_checksum = rtc_read8(dev, CMOS_OFFSET_MRC_SEED_CHK);
 102         seed_checksum |= rtc_read8(dev, CMOS_OFFSET_MRC_SEED_CHK + 1) << 8;
 103
 104         if (checksum != seed_checksum) {
 105                 debug("%s: invalid seed checksum\n", __func__);
 106                 pei_data->scrambler_seed = 0;
 107                 pei_data->scrambler_seed_s3 = 0;
 108                 return -EINVAL;
 109         }
 110
 111         return 0;
 112 }
 113
 114 static int prepare_mrc_cache(struct pei_data *pei_data)
 115 {
 116         struct mrc_data_container *mrc_cache;
 117         struct mrc_region entry;
 118         int ret;
 119
 120         ret = read_seed_from_cmos(pei_data);
 121         if (ret)
 122                 return ret;
 123         ret = mrccache_get_region(MRC_TYPE_NORMAL, NULL, &entry);
 124         if (ret)
 125                 return ret;
 126         mrc_cache = mrccache_find_current(&entry);
 127         if (!mrc_cache)
 128                 return -ENOENT;
 129
 130         pei_data->mrc_input = mrc_cache->data;
 131         pei_data->mrc_input_len = mrc_cache->data_size;
 132         debug("%s: at %p, size %x checksum %04x\n", __func__,
 133               pei_data->mrc_input, pei_data->mrc_input_len,
 134               mrc_cache->checksum);
 135
 136         return 0;
 137 }
 138
 139 static int write_seeds_to_cmos(struct pei_data *pei_data)
 140 {
 141         u16 c1, c2, checksum;
 142         struct udevice *dev;
 143         int ret = 0;
 144
 145         ret = uclass_get_device(UCLASS_RTC, 0, &dev);
 146         if (ret) {
 147                 debug("Cannot find RTC: err=%d\n", ret);
 148                 return -ENODEV;
 149         }
 150
 151         /* Save the MRC seed values to CMOS */
 152         rtc_write32(dev, CMOS_OFFSET_MRC_SEED, pei_data->scrambler_seed);
 153         debug("Save scrambler seed    0x%08x to CMOS 0x%02x\n",
 154               pei_data->scrambler_seed, CMOS_OFFSET_MRC_SEED);
 155
 156         rtc_write32(dev, CMOS_OFFSET_MRC_SEED_S3, pei_data->scrambler_seed_s3);
 157         debug("Save s3 scrambler seed 0x%08x to CMOS 0x%02x\n",
 158               pei_data->scrambler_seed_s3, CMOS_OFFSET_MRC_SEED_S3);
 159
 160         /* Save a simple checksum of the seed values */
 161         c1 = compute_ip_checksum((u8 *)&pei_data->scrambler_seed,
 162                                  sizeof(u32));
 163         c2 = compute_ip_checksum((u8 *)&pei_data->scrambler_seed_s3,
 164                                  sizeof(u32));
 165         checksum = add_ip_checksums(sizeof(u32), c1, c2);
 166
 167         rtc_write8(dev, CMOS_OFFSET_MRC_SEED_CHK, checksum & 0xff);
 168         rtc_write8(dev, CMOS_OFFSET_MRC_SEED_CHK + 1, (checksum >> 8) & 0xff);
 169
 170         return 0;
 171 }
 172
 173 /* Use this hook to save our SDRAM parameters */
 174 int misc_init_r(void)
 175 {
 176         int ret;
 177
 178         ret = mrccache_save();
 179         if (ret)
 180                 printf("Unable to save MRC data: %d\n", ret);
 181
 182         return 0;
 183 }
 184
 185 static void post_system_agent_init(struct udevice *dev, struct udevice *me_dev,
 186                                    struct pei_data *pei_data)
 187 {
 188         uint16_t done;
 189
 190         /*
 191          * Send ME init done for SandyBridge here.  This is done inside the
 192          * SystemAgent binary on IvyBridge
 193          */
 194         dm_pci_read_config16(dev, PCI_DEVICE_ID, &done);
 195         done &= BASE_REV_MASK;
 196         if (BASE_REV_SNB == done)
 197                 intel_early_me_init_done(dev, me_dev, ME_INIT_STATUS_SUCCESS);
 198         else
 199                 intel_me_status(me_dev);
 200
 201         /* If PCIe init is skipped, set the PEG clock gating */
 202         if (!pei_data->pcie_init)
 203                 setbits_le32(MCHBAR_REG(0x7010), 1);
 204 }
 205
 206 static int recovery_mode_enabled(void)
 207 {
 208         return false;
 209 }
 210
 211 static int copy_spd(struct udevice *dev, struct pei_data *peid)
 212 {
 213         const void *data;
 214         int ret;
 215
 216         ret = mrc_locate_spd(dev, sizeof(peid->spd_data[0]), &data);
 217         if (ret) {
 218                 log_debug("Could not locate SPD (err=%d)\n", ret);
 219                 return ret;
 220         }
 221
 222         memcpy(peid->spd_data[0], data, sizeof(peid->spd_data[0]));
 223
 224         return 0;
 225 }
 226
 227 /**
 228  * sdram_find() - Find available memory
 229  *
 230  * This is a bit complicated since on x86 there are system memory holes all
 231  * over the place. We create a list of available memory blocks
 232  *
 233  * @dev:        Northbridge device
 234  */
 235 static int sdram_find(struct udevice *dev)
 236 {
 237         struct memory_info *info = &gd->arch.meminfo;
 238         uint32_t tseg_base, uma_size, tolud;
 239         uint64_t tom, me_base, touud;
 240         uint64_t uma_memory_base = 0;
 241         unsigned long long tomk;
 242         uint16_t ggc;
 243         u32 val;
 244
 245         /* Total Memory 2GB example:
 246          *
 247          *  00000000  0000MB-1992MB  1992MB  RAM     (writeback)
 248          *  7c800000  1992MB-2000MB     8MB  TSEG    (SMRR)
 249          *  7d000000  2000MB-2002MB     2MB  GFX GTT (uncached)
 250          *  7d200000  2002MB-2034MB    32MB  GFX UMA (uncached)
 251          *  7f200000   2034MB TOLUD
 252          *  7f800000   2040MB MEBASE
 253          *  7f800000  2040MB-2048MB     8MB  ME UMA  (uncached)
 254          *  80000000   2048MB TOM
 255          * 100000000  4096MB-4102MB     6MB  RAM     (writeback)
 256          *
 257          * Total Memory 4GB example:
 258          *
 259          *  00000000  0000MB-2768MB  2768MB  RAM     (writeback)
 260          *  ad000000  2768MB-2776MB     8MB  TSEG    (SMRR)
 261          *  ad800000  2776MB-2778MB     2MB  GFX GTT (uncached)
 262          *  ada00000  2778MB-2810MB    32MB  GFX UMA (uncached)
 263          *  afa00000   2810MB TOLUD
 264          *  ff800000   4088MB MEBASE
 265          *  ff800000  4088MB-4096MB     8MB  ME UMA  (uncached)
 266          * 100000000   4096MB TOM
 267          * 100000000  4096MB-5374MB  1278MB  RAM     (writeback)
 268          * 14fe00000   5368MB TOUUD
 269          */
 270
 271         /* Top of Upper Usable DRAM, including remap */
 272         dm_pci_read_config32(dev, TOUUD + 4, &val);
 273         touud = (uint64_t)val << 32;
 274         dm_pci_read_config32(dev, TOUUD, &val);
 275         touud |= val;
 276
 277         /* Top of Lower Usable DRAM */
 278         dm_pci_read_config32(dev, TOLUD, &tolud);
 279
 280         /* Top of Memory - does not account for any UMA */
 281         dm_pci_read_config32(dev, 0xa4, &val);
 282         tom = (uint64_t)val << 32;
 283         dm_pci_read_config32(dev, 0xa0, &val);
 284         tom |= val;
 285
 286         debug("TOUUD %llx TOLUD %08x TOM %llx\n", touud, tolud, tom);
 287
 288         /* ME UMA needs excluding if total memory <4GB */
 289         dm_pci_read_config32(dev, 0x74, &val);
 290         me_base = (uint64_t)val << 32;
 291         dm_pci_read_config32(dev, 0x70, &val);
 292         me_base |= val;
 293
 294         debug("MEBASE %llx\n", me_base);
 295
 296         /* TODO: Get rid of all this shifting by 10 bits */
 297         tomk = tolud >> 10;
 298         if (me_base == tolud) {
 299                 /* ME is from MEBASE-TOM */
 300                 uma_size = (tom - me_base) >> 10;
 301                 /* Increment TOLUD to account for ME as RAM */
 302                 tolud += uma_size << 10;
 303                 /* UMA starts at old TOLUD */
 304                 uma_memory_base = tomk * 1024ULL;
 305                 debug("ME UMA base %llx size %uM\n", me_base, uma_size >> 10);
 306         }
 307
 308         /* Graphics memory comes next */
 309         dm_pci_read_config16(dev, GGC, &ggc);
 310         if (!(ggc & 2)) {
 311                 debug("IGD decoded, subtracting ");
 312
 313                 /* Graphics memory */
 314                 uma_size = ((ggc >> 3) & 0x1f) * 32 * 1024ULL;
 315                 debug("%uM UMA", uma_size >> 10);
 316                 tomk -= uma_size;
 317                 uma_memory_base = tomk * 1024ULL;
 318
 319                 /* GTT Graphics Stolen Memory Size (GGMS) */
 320                 uma_size = ((ggc >> 8) & 0x3) * 1024ULL;
 321                 tomk -= uma_size;
 322                 uma_memory_base = tomk * 1024ULL;
 323                 debug(" and %uM GTT\n", uma_size >> 10);
 324         }
 325
 326         /* Calculate TSEG size from its base which must be below GTT */
 327         dm_pci_read_config32(dev, 0xb8, &tseg_base);
 328         uma_size = (uma_memory_base - tseg_base) >> 10;
 329         tomk -= uma_size;
 330         uma_memory_base = tomk * 1024ULL;
 331         debug("TSEG base 0x%08x size %uM\n", tseg_base, uma_size >> 10);
 332
 333         debug("Available memory below 4GB: %lluM\n", tomk >> 10);
 334
 335         /* Report the memory regions */
 336         mrc_add_memory_area(info, 1 << 20, 2 << 28);
 337         mrc_add_memory_area(info, (2 << 28) + (2 << 20), 4 << 28);
 338         mrc_add_memory_area(info, (4 << 28) + (2 << 20), tseg_base);
 339         mrc_add_memory_area(info, 1ULL << 32, touud);
 340
 341         /* Add MTRRs for memory */
 342         mtrr_add_request(MTRR_TYPE_WRBACK, 0, 2ULL << 30);
 343         mtrr_add_request(MTRR_TYPE_WRBACK, 2ULL << 30, 512 << 20);
 344         mtrr_add_request(MTRR_TYPE_WRBACK, 0xaULL << 28, 256 << 20);
 345         mtrr_add_request(MTRR_TYPE_UNCACHEABLE, tseg_base, 16 << 20);
 346         mtrr_add_request(MTRR_TYPE_UNCACHEABLE, tseg_base + (16 << 20),
 347                          32 << 20);
 348
 349         /*
 350          * If >= 4GB installed then memory from TOLUD to 4GB
 351          * is remapped above TOM, TOUUD will account for both
 352          */
 353         if (touud > (1ULL << 32ULL)) {
 354                 debug("Available memory above 4GB: %lluM\n",
 355                       (touud >> 20) - 4096);
 356         }
 357
 358         return 0;
 359 }
 360
 361 static void rcba_config(void)
 362 {
 363         /*
 364          *             GFX    INTA -> PIRQA (MSI)
 365          * D28IP_P3IP  WLAN   INTA -> PIRQB
 366          * D29IP_E1P   EHCI1  INTA -> PIRQD
 367          * D26IP_E2P   EHCI2  INTA -> PIRQF
 368          * D31IP_SIP   SATA   INTA -> PIRQF (MSI)
 369          * D31IP_SMIP  SMBUS  INTB -> PIRQH
 370          * D31IP_TTIP  THRT   INTC -> PIRQA
 371          * D27IP_ZIP   HDA    INTA -> PIRQA (MSI)
 372          *
 373          * TRACKPAD                -> PIRQE (Edge Triggered)
 374          * TOUCHSCREEN             -> PIRQG (Edge Triggered)
 375          */
 376
 377         /* Device interrupt pin register (board specific) */
 378         writel((INTC << D31IP_TTIP) | (NOINT << D31IP_SIP2) |
 379                (INTB << D31IP_SMIP) | (INTA << D31IP_SIP), RCB_REG(D31IP));
 380         writel(NOINT << D30IP_PIP, RCB_REG(D30IP));
 381         writel(INTA << D29IP_E1P, RCB_REG(D29IP));
 382         writel(INTA << D28IP_P3IP, RCB_REG(D28IP));
 383         writel(INTA << D27IP_ZIP, RCB_REG(D27IP));
 384         writel(INTA << D26IP_E2P, RCB_REG(D26IP));
 385         writel(NOINT << D25IP_LIP, RCB_REG(D25IP));
 386         writel(NOINT << D22IP_MEI1IP, RCB_REG(D22IP));
 387
 388         /* Device interrupt route registers */
 389         writel(DIR_ROUTE(PIRQB, PIRQH, PIRQA, PIRQC), RCB_REG(D31IR));
 390         writel(DIR_ROUTE(PIRQD, PIRQE, PIRQF, PIRQG), RCB_REG(D29IR));
 391         writel(DIR_ROUTE(PIRQB, PIRQC, PIRQD, PIRQE), RCB_REG(D28IR));
 392         writel(DIR_ROUTE(PIRQA, PIRQH, PIRQA, PIRQB), RCB_REG(D27IR));
 393         writel(DIR_ROUTE(PIRQF, PIRQE, PIRQG, PIRQH), RCB_REG(D26IR));
 394         writel(DIR_ROUTE(PIRQA, PIRQB, PIRQC, PIRQD), RCB_REG(D25IR));
 395         writel(DIR_ROUTE(PIRQA, PIRQB, PIRQC, PIRQD), RCB_REG(D22IR));
 396
 397         /* Enable IOAPIC (generic) */
 398         writew(0x0100, RCB_REG(OIC));
 399         /* PCH BWG says to read back the IOAPIC enable register */
 400         (void)readw(RCB_REG(OIC));
 401
 402         /* Disable unused devices (board specific) */
 403         setbits_le32(RCB_REG(FD), PCH_DISABLE_ALWAYS);
 404 }
 405
 406 int dram_init(void)
 407 {
 408         struct pei_data _pei_data __aligned(8) = {
 409                 .pei_version = PEI_VERSION,
 410                 .mchbar = MCH_BASE_ADDRESS,
 411                 .dmibar = DEFAULT_DMIBAR,
 412                 .epbar = DEFAULT_EPBAR,
 413                 .pciexbar = CONFIG_PCIE_ECAM_BASE,
 414                 .smbusbar = SMBUS_IO_BASE,
 415                 .wdbbar = 0x4000000,
 416                 .wdbsize = 0x1000,
 417                 .hpet_address = CONFIG_HPET_ADDRESS,
 418                 .rcba = DEFAULT_RCBABASE,
 419                 .pmbase = DEFAULT_PMBASE,
 420                 .gpiobase = DEFAULT_GPIOBASE,
 421                 .thermalbase = 0xfed08000,
 422                 .system_type = 0, /* 0 Mobile, 1 Desktop/Server */
 423                 .tseg_size = CONFIG_SMM_TSEG_SIZE,
 424                 .ts_addresses = { 0x00, 0x00, 0x00, 0x00 },
 425                 .ec_present = 1,
 426                 .ddr3lv_support = 1,
 427                 /*
 428                  * 0 = leave channel enabled
 429                  * 1 = disable dimm 0 on channel
 430                  * 2 = disable dimm 1 on channel
 431                  * 3 = disable dimm 0+1 on channel
 432                  */
 433                 .dimm_channel0_disabled = 2,
 434                 .dimm_channel1_disabled = 2,
 435                 .max_ddr3_freq = 1600,
 436                 .usb_port_config = {
 437                         /*
 438                          * Empty and onboard Ports 0-7, set to un-used pin
 439                          * OC3
 440                          */
 441                         { 0, 3, 0x0000 }, /* P0= Empty */
 442                         { 1, 0, 0x0040 }, /* P1= Left USB 1  (OC0) */
 443                         { 1, 1, 0x0040 }, /* P2= Left USB 2  (OC1) */
 444                         { 1, 3, 0x0040 }, /* P3= SDCARD      (no OC) */
 445                         { 0, 3, 0x0000 }, /* P4= Empty */
 446                         { 1, 3, 0x0040 }, /* P5= WWAN        (no OC) */
 447                         { 0, 3, 0x0000 }, /* P6= Empty */
 448                         { 0, 3, 0x0000 }, /* P7= Empty */
 449                         /*
 450                          * Empty and onboard Ports 8-13, set to un-used pin
 451                          * OC4
 452                          */
 453                         { 1, 4, 0x0040 }, /* P8= Camera      (no OC) */
 454                         { 1, 4, 0x0040 }, /* P9= Bluetooth   (no OC) */
 455                         { 0, 4, 0x0000 }, /* P10= Empty */
 456                         { 0, 4, 0x0000 }, /* P11= Empty */
 457                         { 0, 4, 0x0000 }, /* P12= Empty */
 458                         { 0, 4, 0x0000 }, /* P13= Empty */
 459                 },
 460         };
 461         struct pei_data *pei_data = &_pei_data;
 462         struct udevice *dev, *me_dev;
 463         int ret;
 464
 465         /* We need the pinctrl set up early */
 466         ret = syscon_get_by_driver_data(X86_SYSCON_PINCONF, &dev);
 467         if (ret) {
 468                 debug("%s: Could not get pinconf (ret=%d)\n", __func__, ret);
 469                 return ret;
 470         }
 471
 472         ret = uclass_first_device_err(UCLASS_NORTHBRIDGE, &dev);
 473         if (ret) {
 474                 debug("%s: Could not get northbridge (ret=%d)\n", __func__,
 475                       ret);
 476                 return ret;
 477         }
 478         ret = syscon_get_by_driver_data(X86_SYSCON_ME, &me_dev);
 479         if (ret) {
 480                 debug("%s: Could not get ME (ret=%d)\n", __func__, ret);
 481                 return ret;
 482         }
 483         ret = copy_spd(dev, pei_data);
 484         if (ret) {
 485                 debug("%s: Could not get SPD (ret=%d)\n", __func__, ret);
 486                 return ret;
 487         }
 488         pei_data->boot_mode = gd->arch.pei_boot_mode;
 489         debug("Boot mode %d\n", gd->arch.pei_boot_mode);
 490         debug("mrc_input %p\n", pei_data->mrc_input);
 491
 492         /*
 493          * Do not pass MRC data in for recovery mode boot,
 494          * Always pass it in for S3 resume.
 495          */
 496         if (!recovery_mode_enabled() ||
 497             pei_data->boot_mode == PEI_BOOT_RESUME) {
 498                 ret = prepare_mrc_cache(pei_data);
 499                 if (ret)
 500                         debug("prepare_mrc_cache failed: %d\n", ret);
 501         }
 502
 503         /* If MRC data is not found we cannot continue S3 resume. */
 504         if (pei_data->boot_mode == PEI_BOOT_RESUME && !pei_data->mrc_input) {
 505                 debug("Giving up in sdram_initialize: No MRC data\n");
 506                 sysreset_walk_halt(SYSRESET_COLD);
 507         }
 508
 509         /* Pass console handler in pei_data */
 510         pei_data->tx_byte = sdram_console_tx_byte;
 511
 512         /* Wait for ME to be ready */
 513         ret = intel_early_me_init(me_dev);
 514         if (ret) {
 515                 debug("%s: Could not init ME (ret=%d)\n", __func__, ret);
 516                 return ret;
 517         }
 518         ret = intel_early_me_uma_size(me_dev);
 519         if (ret < 0) {
 520                 debug("%s: Could not get UMA size (ret=%d)\n", __func__, ret);
 521                 return ret;
 522         }
 523
 524         ret = mrc_common_init(dev, pei_data, false);
 525         if (ret) {
 526                 debug("%s: mrc_common_init() failed (ret=%d)\n", __func__, ret);
 527                 return ret;
 528         }
 529
 530         ret = sdram_find(dev);
 531         if (ret) {
 532                 debug("%s: sdram_find() failed (ret=%d)\n", __func__, ret);
 533                 return ret;
 534         }
 535         gd->ram_size = gd->arch.meminfo.total_32bit_memory;
 536
 537         debug("MRC output data length %#x at %p\n", pei_data->mrc_output_len,
 538               pei_data->mrc_output);
 539
 540         post_system_agent_init(dev, me_dev, pei_data);
 541         report_memory_config();
 542
 543         /* S3 resume: don't save scrambler seed or MRC data */
 544         if (pei_data->boot_mode != PEI_BOOT_RESUME) {
 545                 struct mrc_output *mrc = &gd->arch.mrc[MRC_TYPE_NORMAL];
 546
 547                 /*
 548                  * This will be copied to SDRAM in reserve_arch(), then written
 549                  * to SPI flash in mrccache_save()
 550                  */
 551                 mrc->buf = (char *)pei_data->mrc_output;
 552                 mrc->len = pei_data->mrc_output_len;
 553                 ret = write_seeds_to_cmos(pei_data);
 554                 if (ret)
 555                         debug("Failed to write seeds to CMOS: %d\n", ret);
 556         }
 557
 558         writew(0xCAFE, MCHBAR_REG(SSKPD));
 559         if (ret)
 560                 return ret;
 561
 562         rcba_config();
 563
 564         return 0;
 565 }