arch/riscv/Kconfig

   1 menu "RISC-V architecture"
   2         depends on RISCV
   3
   4 config SYS_ARCH
   5         default "riscv"
   6
   7 choice
   8         prompt "Target select"
   9         optional
  10
  11 config TARGET_AX25_AE350
  12         bool "Support ax25-ae350"
  13
  14 config TARGET_MICROCHIP_ICICLE
  15         bool "Support Microchip PolarFire-SoC Icicle Board"
  16
  17 config TARGET_QEMU_VIRT
  18         bool "Support QEMU Virt Board"
  19
  20 config TARGET_SIFIVE_FU540
  21         bool "Support SiFive FU540 Board"
  22
  23 config TARGET_SIPEED_MAIX
  24         bool "Support Sipeed Maix Board"
  25
  26 endchoice
  27
  28 config SYS_ICACHE_OFF
  29         bool "Do not enable icache"
  30         default n
  31         help
  32           Do not enable instruction cache in U-Boot.
  33
  34 config SPL_SYS_ICACHE_OFF
  35         bool "Do not enable icache in SPL"
  36         depends on SPL
  37         default SYS_ICACHE_OFF
  38         help
  39           Do not enable instruction cache in SPL.
  40
  41 config SYS_DCACHE_OFF
  42         bool "Do not enable dcache"
  43         default n
  44         help
  45           Do not enable data cache in U-Boot.
  46
  47 config SPL_SYS_DCACHE_OFF
  48         bool "Do not enable dcache in SPL"
  49         depends on SPL
  50         default SYS_DCACHE_OFF
  51         help
  52           Do not enable data cache in SPL.
  53
  54 # board-specific options below
  55 source "board/AndesTech/ax25-ae350/Kconfig"
  56 source "board/emulation/qemu-riscv/Kconfig"
  57 source "board/microchip/mpfs_icicle/Kconfig"
  58 source "board/sifive/fu540/Kconfig"
  59 source "board/sipeed/maix/Kconfig"
  60
  61 # platform-specific options below
  62 source "arch/riscv/cpu/ax25/Kconfig"
  63 source "arch/riscv/cpu/fu540/Kconfig"
  64 source "arch/riscv/cpu/generic/Kconfig"
  65
  66 # architecture-specific options below
  67
  68 choice
  69         prompt "Base ISA"
  70         default ARCH_RV32I
  71
  72 config ARCH_RV32I
  73         bool "RV32I"
  74         select 32BIT
  75         help
  76           Choose this option to target the RV32I base integer instruction set.
  77
  78 config ARCH_RV64I
  79         bool "RV64I"
  80         select 64BIT
  81         select PHYS_64BIT
  82         help
  83           Choose this option to target the RV64I base integer instruction set.
  84
  85 endchoice
  86
  87 choice
  88         prompt "Code Model"
  89         default CMODEL_MEDLOW
  90
  91 config CMODEL_MEDLOW
  92         bool "medium low code model"
  93         help
  94           U-Boot and its statically defined symbols must lie within a single 2 GiB
  95           address range and must lie between absolute addresses -2 GiB and +2 GiB.
  96
  97 config CMODEL_MEDANY
  98         bool "medium any code model"
  99         help
 100           U-Boot and its statically defined symbols must be within any single 2 GiB
 101           address range.
 102
 103 endchoice
 104
 105 choice
 106         prompt "Run Mode"
 107         default RISCV_MMODE
 108
 109 config RISCV_MMODE
 110         bool "Machine"
 111         help
 112           Choose this option to build U-Boot for RISC-V M-Mode.
 113
 114 config RISCV_SMODE
 115         bool "Supervisor"
 116         help
 117           Choose this option to build U-Boot for RISC-V S-Mode.
 118
 119 endchoice
 120
 121 choice
 122         prompt "SPL Run Mode"
 123         default SPL_RISCV_MMODE
 124         depends on SPL
 125
 126 config SPL_RISCV_MMODE
 127         bool "Machine"
 128         help
 129           Choose this option to build U-Boot SPL for RISC-V M-Mode.
 130
 131 config SPL_RISCV_SMODE
 132         bool "Supervisor"
 133         help
 134           Choose this option to build U-Boot SPL for RISC-V S-Mode.
 135
 136 endchoice
 137
 138 config RISCV_ISA_C
 139         bool "Emit compressed instructions"
 140         default y
 141         help
 142           Adds "C" to the ISA subsets that the toolchain is allowed to emit
 143           when building U-Boot, which results in compressed instructions in the
 144           U-Boot binary.
 145
 146 config RISCV_ISA_A
 147         def_bool y
 148
 149 config 32BIT
 150         bool
 151
 152 config 64BIT
 153         bool
 154
 155 config SIFIVE_CLINT
 156         bool
 157         depends on RISCV_MMODE || SPL_RISCV_MMODE
 158         help
 159           The SiFive CLINT block holds memory-mapped control and status registers
 160           associated with software and timer interrupts.
 161
 162 config ANDES_PLIC
 163         bool
 164         depends on RISCV_MMODE || SPL_RISCV_MMODE
 165         select REGMAP
 166         select SYSCON
 167         select SPL_REGMAP if SPL
 168         select SPL_SYSCON if SPL
 169         help
 170           The Andes PLIC block holds memory-mapped claim and pending registers
 171           associated with software interrupt.
 172
 173 config SYS_MALLOC_F_LEN
 174         default 0x1000
 175
 176 config SMP
 177         bool "Symmetric Multi-Processing"
 178         depends on SBI_V01 || !RISCV_SMODE
 179         help
 180           This enables support for systems with more than one CPU. If
 181           you say N here, U-Boot will run on single and multiprocessor
 182           machines, but will use only one CPU of a multiprocessor
 183           machine. If you say Y here, U-Boot will run on many, but not
 184           all, single processor machines.
 185
 186 config SPL_SMP
 187         bool "Symmetric Multi-Processing in SPL"
 188         depends on SPL && SPL_RISCV_MMODE
 189         default y
 190         help
 191           This enables support for systems with more than one CPU in SPL.
 192           If you say N here, U-Boot SPL will run on single and multiprocessor
 193           machines, but will use only one CPU of a multiprocessor
 194           machine. If you say Y here, U-Boot SPL will run on many, but not
 195           all, single processor machines.
 196
 197 config NR_CPUS
 198         int "Maximum number of CPUs (2-32)"
 199         range 2 32
 200         depends on SMP || SPL_SMP
 201         default 8
 202         help
 203           On multiprocessor machines, U-Boot sets up a stack for each CPU.
 204           Stack memory is pre-allocated. U-Boot must therefore know the
 205           maximum number of CPUs that may be present.
 206
 207 config SBI
 208         bool
 209         default y if RISCV_SMODE || SPL_RISCV_SMODE
 210
 211 choice
 212         prompt "SBI support"
 213         default SBI_V02
 214
 215 config SBI_V01
 216         bool "SBI v0.1 support"
 217         depends on SBI
 218         help
 219           This config allows kernel to use SBI v0.1 APIs. This will be
 220           deprecated in future once legacy M-mode software are no longer in use.
 221
 222 config SBI_V02
 223         bool "SBI v0.2 support"
 224         depends on SBI
 225         help
 226           This config allows kernel to use SBI v0.2 APIs. SBI v0.2 is more
 227           scalable and extendable to handle future needs for RISC-V supervisor
 228           interfaces. For example, with SBI v0.2 HSM extension, only a single
 229           hart need to boot and enter operating system. The booting hart can
 230           bring up secondary harts one by one afterwards.
 231
 232           Choose this option if OpenSBI v0.7 or above release is used together
 233           with U-Boot.
 234
 235 endchoice
 236
 237 config SBI_IPI
 238         bool
 239         depends on SBI
 240         default y if RISCV_SMODE || SPL_RISCV_SMODE
 241         depends on SMP
 242
 243 config XIP
 244         bool "XIP mode"
 245         help
 246           XIP (eXecute In Place) is a method for executing code directly
 247           from a NOR flash memory without copying the code to ram.
 248           Say yes here if U-Boot boots from flash directly.
 249
 250 config SHOW_REGS
 251         bool "Show registers on unhandled exception"
 252
 253 config RISCV_PRIV_1_9
 254         bool "Use version 1.9 of the RISC-V priviledged specification"
 255         help
 256           Older versions of the RISC-V priviledged specification had
 257           separate counter enable CSRs for each privilege mode. Writing
 258           to the unified mcounteren CSR on a processor implementing the
 259           old specification will result in an illegal instruction
 260           exception. In addition to counter CSR changes, the way virtual
 261           memory is configured was also changed.
 262
 263 config STACK_SIZE_SHIFT
 264         int
 265         default 14
 266
 267 config OF_BOARD_FIXUP
 268         default y if OF_SEPARATE && RISCV_SMODE
 269
 270 endmenu