arch/powerpc/sysdev/fsl_pci.c

   1 /*
   2  * MPC83xx/85xx/86xx PCI/PCIE support routing.
   3  *
   4  * Copyright 2007-2012 Freescale Semiconductor, Inc.
   5  * Copyright 2008-2009 MontaVista Software, Inc.
   6  *
   7  * Initial author: Xianghua Xiao <x.xiao@freescale.com>
   8  * Recode: ZHANG WEI <wei.zhang@freescale.com>
   9  * Rewrite the routing for Frescale PCI and PCI Express
  10  *      Roy Zang <tie-fei.zang@freescale.com>
  11  * MPC83xx PCI-Express support:
  12  *      Tony Li <tony.li@freescale.com>
  13  *      Anton Vorontsov <avorontsov@ru.mvista.com>
  14  *
  15  * This program is free software; you can redistribute  it and/or modify it
  16  * under  the terms of  the GNU General  Public License as published by the
  17  * Free Software Foundation;  either version 2 of the  License, or (at your
  18  * option) any later version.
  19  */
  20 #include <linux/kernel.h>
  21 #include <linux/pci.h>
  22 #include <linux/delay.h>
  23 #include <linux/string.h>
  24 #include <linux/init.h>
  25 #include <linux/bootmem.h>
  26 #include <linux/memblock.h>
  27 #include <linux/log2.h>
  28 #include <linux/slab.h>
  29
  30 #include <asm/io.h>
  31 #include <asm/prom.h>
  32 #include <asm/pci-bridge.h>
  33 #include <asm/machdep.h>
  34 #include <sysdev/fsl_soc.h>
  35 #include <sysdev/fsl_pci.h>
  36
  37 static int fsl_pcie_bus_fixup, is_mpc83xx_pci;
  38
  39 static void quirk_fsl_pcie_header(struct pci_dev *dev)
  40 {
  41         u8 hdr_type;
  42
  43         /* if we aren't a PCIe don't bother */
  44         if (!pci_find_capability(dev, PCI_CAP_ID_EXP))
  45                 return;
  46
  47         /* if we aren't in host mode don't bother */
  48         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
  49         if ((hdr_type & 0x7f) != PCI_HEADER_TYPE_BRIDGE)
  50                 return;
  51
  52         dev->class = PCI_CLASS_BRIDGE_PCI << 8;
  53         fsl_pcie_bus_fixup = 1;
  54         return;
  55 }
  56
  57 static int fsl_indirect_read_config(struct pci_bus *, unsigned int,
  58                                     int, int, u32 *);
  59
  60 static int fsl_pcie_check_link(struct pci_controller *hose)
  61 {
  62         u32 val = 0;
  63
  64         if (hose->indirect_type & PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK) {
  65                 if (hose->ops->read == fsl_indirect_read_config) {
  66                         struct pci_bus bus;
  67                         bus.number = 0;
  68                         bus.sysdata = hose;
  69                         bus.ops = hose->ops;
  70                         indirect_read_config(&bus, 0, PCIE_LTSSM, 4, &val);
  71                 } else
  72                         early_read_config_dword(hose, 0, 0, PCIE_LTSSM, &val);
  73                 if (val < PCIE_LTSSM_L0)
  74                         return 1;
  75         } else {
  76                 struct ccsr_pci __iomem *pci = hose->private_data;
  77                 /* for PCIe IP rev 3.0 or greater use CSR0 for link state */
  78                 val = (in_be32(&pci->pex_csr0) & PEX_CSR0_LTSSM_MASK)
  79                                 >> PEX_CSR0_LTSSM_SHIFT;
  80                 if (val != PEX_CSR0_LTSSM_L0)
  81                         return 1;
  82         }
  83
  84         return 0;
  85 }
  86
  87 static int fsl_indirect_read_config(struct pci_bus *bus, unsigned int devfn,
  88                                     int offset, int len, u32 *val)
  89 {
  90         struct pci_controller *hose = pci_bus_to_host(bus);
  91
  92         if (fsl_pcie_check_link(hose))
  93                 hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
  94         else
  95                 hose->indirect_type &= ~PPC_INDIRECT_TYPE_NO_PCIE_LINK;
  96
  97         return indirect_read_config(bus, devfn, offset, len, val);
  98 }
  99
 100 static struct pci_ops fsl_indirect_pci_ops =
 101 {
 102         .read = fsl_indirect_read_config,
 103         .write = indirect_write_config,
 104 };
 105
 106 static void __init fsl_setup_indirect_pci(struct pci_controller* hose,
 107                                           resource_size_t cfg_addr,
 108                                           resource_size_t cfg_data, u32 flags)
 109 {
 110         setup_indirect_pci(hose, cfg_addr, cfg_data, flags);
 111         hose->ops = &fsl_indirect_pci_ops;
 112 }
 113
 114 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
 115
 116 #define MAX_PHYS_ADDR_BITS      40
 117 static u64 pci64_dma_offset = 1ull << MAX_PHYS_ADDR_BITS;
 118
 119 static int fsl_pci_dma_set_mask(struct device *dev, u64 dma_mask)
 120 {
 121         if (!dev->dma_mask || !dma_supported(dev, dma_mask))
 122                 return -EIO;
 123
 124         /*
 125          * Fixup PCI devices that are able to DMA to above the physical
 126          * address width of the SoC such that we can address any internal
 127          * SoC address from across PCI if needed
 128          */
 129         if ((dev->bus == &pci_bus_type) &&
 130             dma_mask >= DMA_BIT_MASK(MAX_PHYS_ADDR_BITS)) {
 131                 set_dma_ops(dev, &dma_direct_ops);
 132                 set_dma_offset(dev, pci64_dma_offset);
 133         }
 134
 135         *dev->dma_mask = dma_mask;
 136         return 0;
 137 }
 138
 139 static int setup_one_atmu(struct ccsr_pci __iomem *pci,
 140         unsigned int index, const struct resource *res,
 141         resource_size_t offset)
 142 {
 143         resource_size_t pci_addr = res->start - offset;
 144         resource_size_t phys_addr = res->start;
 145         resource_size_t size = resource_size(res);
 146         u32 flags = 0x80044000; /* enable & mem R/W */
 147         unsigned int i;
 148
 149         pr_debug("PCI MEM resource start 0x%016llx, size 0x%016llx.\n",
 150                 (u64)res->start, (u64)size);
 151
 152         if (res->flags & IORESOURCE_PREFETCH)
 153                 flags |= 0x10000000; /* enable relaxed ordering */
 154
 155         for (i = 0; size > 0; i++) {
 156                 unsigned int bits = min(ilog2(size),
 157                                         __ffs(pci_addr | phys_addr));
 158
 159                 if (index + i >= 5)
 160                         return -1;
 161
 162                 out_be32(&pci->pow[index + i].potar, pci_addr >> 12);
 163                 out_be32(&pci->pow[index + i].potear, (u64)pci_addr >> 44);
 164                 out_be32(&pci->pow[index + i].powbar, phys_addr >> 12);
 165                 out_be32(&pci->pow[index + i].powar, flags | (bits - 1));
 166
 167                 pci_addr += (resource_size_t)1U << bits;
 168                 phys_addr += (resource_size_t)1U << bits;
 169                 size -= (resource_size_t)1U << bits;
 170         }
 171
 172         return i;
 173 }
 174
 175 /* atmu setup for fsl pci/pcie controller */
 176 static void setup_pci_atmu(struct pci_controller *hose)
 177 {
 178         struct ccsr_pci __iomem *pci = hose->private_data;
 179         int i, j, n, mem_log, win_idx = 3, start_idx = 1, end_idx = 4;
 180         u64 mem, sz, paddr_hi = 0;
 181         u64 paddr_lo = ULLONG_MAX;
 182         u32 pcicsrbar = 0, pcicsrbar_sz;
 183         u32 piwar = PIWAR_EN | PIWAR_PF | PIWAR_TGI_LOCAL |
 184                         PIWAR_READ_SNOOP | PIWAR_WRITE_SNOOP;
 185         const char *name = hose->dn->full_name;
 186         const u64 *reg;
 187         int len;
 188
 189         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 190                 if (in_be32(&pci->block_rev1) >= PCIE_IP_REV_2_2) {
 191                         win_idx = 2;
 192                         start_idx = 0;
 193                         end_idx = 3;
 194                 }
 195         }
 196
 197         /* Disable all windows (except powar0 since it's ignored) */
 198         for(i = 1; i < 5; i++)
 199                 out_be32(&pci->pow[i].powar, 0);
 200         for (i = start_idx; i < end_idx; i++)
 201                 out_be32(&pci->piw[i].piwar, 0);
 202
 203         /* Setup outbound MEM window */
 204         for(i = 0, j = 1; i < 3; i++) {
 205                 if (!(hose->mem_resources[i].flags & IORESOURCE_MEM))
 206                         continue;
 207
 208                 paddr_lo = min(paddr_lo, (u64)hose->mem_resources[i].start);
 209                 paddr_hi = max(paddr_hi, (u64)hose->mem_resources[i].end);
 210
 211                 n = setup_one_atmu(pci, j, &hose->mem_resources[i],
 212                                    hose->pci_mem_offset);
 213
 214                 if (n < 0 || j >= 5) {
 215                         pr_err("Ran out of outbound PCI ATMUs for resource %d!\n", i);
 216                         hose->mem_resources[i].flags |= IORESOURCE_DISABLED;
 217                 } else
 218                         j += n;
 219         }
 220
 221         /* Setup outbound IO window */
 222         if (hose->io_resource.flags & IORESOURCE_IO) {
 223                 if (j >= 5) {
 224                         pr_err("Ran out of outbound PCI ATMUs for IO resource\n");
 225                 } else {
 226                         pr_debug("PCI IO resource start 0x%016llx, size 0x%016llx, "
 227                                  "phy base 0x%016llx.\n",
 228                                  (u64)hose->io_resource.start,
 229                                  (u64)resource_size(&hose->io_resource),
 230                                  (u64)hose->io_base_phys);
 231                         out_be32(&pci->pow[j].potar, (hose->io_resource.start >> 12));
 232                         out_be32(&pci->pow[j].potear, 0);
 233                         out_be32(&pci->pow[j].powbar, (hose->io_base_phys >> 12));
 234                         /* Enable, IO R/W */
 235                         out_be32(&pci->pow[j].powar, 0x80088000
 236                                 | (ilog2(hose->io_resource.end
 237                                 - hose->io_resource.start + 1) - 1));
 238                 }
 239         }
 240
 241         /* convert to pci address space */
 242         paddr_hi -= hose->pci_mem_offset;
 243         paddr_lo -= hose->pci_mem_offset;
 244
 245         if (paddr_hi == paddr_lo) {
 246                 pr_err("%s: No outbound window space\n", name);
 247                 goto out;
 248         }
 249
 250         if (paddr_lo == 0) {
 251                 pr_err("%s: No space for inbound window\n", name);
 252                 goto out;
 253         }
 254
 255         /* setup PCSRBAR/PEXCSRBAR */
 256         early_write_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, 0xffffffff);
 257         early_read_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, &pcicsrbar_sz);
 258         pcicsrbar_sz = ~pcicsrbar_sz + 1;
 259
 260         if (paddr_hi < (0x100000000ull - pcicsrbar_sz) ||
 261                 (paddr_lo > 0x100000000ull))
 262                 pcicsrbar = 0x100000000ull - pcicsrbar_sz;
 263         else
 264                 pcicsrbar = (paddr_lo - pcicsrbar_sz) & -pcicsrbar_sz;
 265         early_write_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, pcicsrbar);
 266
 267         paddr_lo = min(paddr_lo, (u64)pcicsrbar);
 268
 269         pr_info("%s: PCICSRBAR @ 0x%x\n", name, pcicsrbar);
 270
 271         /* Setup inbound mem window */
 272         mem = memblock_end_of_DRAM();
 273
 274         /*
 275          * The msi-address-64 property, if it exists, indicates the physical
 276          * address of the MSIIR register.  Normally, this register is located
 277          * inside CCSR, so the ATMU that covers all of CCSR is used. But if
 278          * this property exists, then we normally need to create a new ATMU
 279          * for it.  For now, however, we cheat.  The only entity that creates
 280          * this property is the Freescale hypervisor, and the address is
 281          * specified in the partition configuration.  Typically, the address
 282          * is located in the page immediately after the end of DDR.  If so, we
 283          * can avoid allocating a new ATMU by extending the DDR ATMU by one
 284          * page.
 285          */
 286         reg = of_get_property(hose->dn, "msi-address-64", &len);
 287         if (reg && (len == sizeof(u64))) {
 288                 u64 address = be64_to_cpup(reg);
 289
 290                 if ((address >= mem) && (address < (mem + PAGE_SIZE))) {
 291                         pr_info("%s: extending DDR ATMU to cover MSIIR", name);
 292                         mem += PAGE_SIZE;
 293                 } else {
 294                         /* TODO: Create a new ATMU for MSIIR */
 295                         pr_warn("%s: msi-address-64 address of %llx is "
 296                                 "unsupported\n", name, address);
 297                 }
 298         }
 299
 300         sz = min(mem, paddr_lo);
 301         mem_log = ilog2(sz);
 302
 303         /* PCIe can overmap inbound & outbound since RX & TX are separated */
 304         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 305                 /* Size window to exact size if power-of-two or one size up */
 306                 if ((1ull << mem_log) != mem) {
 307                         if ((1ull << mem_log) > mem)
 308                                 pr_info("%s: Setting PCI inbound window "
 309                                         "greater than memory size\n", name);
 310                         mem_log++;
 311                 }
 312
 313                 piwar |= ((mem_log - 1) & PIWAR_SZ_MASK);
 314
 315                 /* Setup inbound memory window */
 316                 out_be32(&pci->piw[win_idx].pitar,  0x00000000);
 317                 out_be32(&pci->piw[win_idx].piwbar, 0x00000000);
 318                 out_be32(&pci->piw[win_idx].piwar,  piwar);
 319                 win_idx--;
 320
 321                 hose->dma_window_base_cur = 0x00000000;
 322                 hose->dma_window_size = (resource_size_t)sz;
 323
 324                 /*
 325                  * if we have >4G of memory setup second PCI inbound window to
 326                  * let devices that are 64-bit address capable to work w/o
 327                  * SWIOTLB and access the full range of memory
 328                  */
 329                 if (sz != mem) {
 330                         mem_log = ilog2(mem);
 331
 332                         /* Size window up if we dont fit in exact power-of-2 */
 333                         if ((1ull << mem_log) != mem)
 334                                 mem_log++;
 335
 336                         piwar = (piwar & ~PIWAR_SZ_MASK) | (mem_log - 1);
 337
 338                         /* Setup inbound memory window */
 339                         out_be32(&pci->piw[win_idx].pitar,  0x00000000);
 340                         out_be32(&pci->piw[win_idx].piwbear,
 341                                         pci64_dma_offset >> 44);
 342                         out_be32(&pci->piw[win_idx].piwbar,
 343                                         pci64_dma_offset >> 12);
 344                         out_be32(&pci->piw[win_idx].piwar,  piwar);
 345
 346                         /*
 347                          * install our own dma_set_mask handler to fixup dma_ops
 348                          * and dma_offset
 349                          */
 350                         ppc_md.dma_set_mask = fsl_pci_dma_set_mask;
 351
 352                         pr_info("%s: Setup 64-bit PCI DMA window\n", name);
 353                 }
 354         } else {
 355                 u64 paddr = 0;
 356
 357                 /* Setup inbound memory window */
 358                 out_be32(&pci->piw[win_idx].pitar,  paddr >> 12);
 359                 out_be32(&pci->piw[win_idx].piwbar, paddr >> 12);
 360                 out_be32(&pci->piw[win_idx].piwar,  (piwar | (mem_log - 1)));
 361                 win_idx--;
 362
 363                 paddr += 1ull << mem_log;
 364                 sz -= 1ull << mem_log;
 365
 366                 if (sz) {
 367                         mem_log = ilog2(sz);
 368                         piwar |= (mem_log - 1);
 369
 370                         out_be32(&pci->piw[win_idx].pitar,  paddr >> 12);
 371                         out_be32(&pci->piw[win_idx].piwbar, paddr >> 12);
 372                         out_be32(&pci->piw[win_idx].piwar,  piwar);
 373                         win_idx--;
 374
 375                         paddr += 1ull << mem_log;
 376                 }
 377
 378                 hose->dma_window_base_cur = 0x00000000;
 379                 hose->dma_window_size = (resource_size_t)paddr;
 380         }
 381
 382         if (hose->dma_window_size < mem) {
 383 #ifndef CONFIG_SWIOTLB
 384                 pr_err("%s: ERROR: Memory size exceeds PCI ATMU ability to "
 385                         "map - enable CONFIG_SWIOTLB to avoid dma errors.\n",
 386                          name);
 387 #endif
 388                 /* adjusting outbound windows could reclaim space in mem map */
 389                 if (paddr_hi < 0xffffffffull)
 390                         pr_warning("%s: WARNING: Outbound window cfg leaves "
 391                                 "gaps in memory map. Adjusting the memory map "
 392                                 "could reduce unnecessary bounce buffering.\n",
 393                                 name);
 394
 395                 pr_info("%s: DMA window size is 0x%llx\n", name,
 396                         (u64)hose->dma_window_size);
 397         }
 398
 399 out:
 400         iounmap(pci);
 401 }
 402
 403 static void __init setup_pci_cmd(struct pci_controller *hose)
 404 {
 405         u16 cmd;
 406         int cap_x;
 407
 408         early_read_config_word(hose, 0, 0, PCI_COMMAND, &cmd);
 409         cmd |= PCI_COMMAND_SERR | PCI_COMMAND_MASTER | PCI_COMMAND_MEMORY
 410                 | PCI_COMMAND_IO;
 411         early_write_config_word(hose, 0, 0, PCI_COMMAND, cmd);
 412
 413         cap_x = early_find_capability(hose, 0, 0, PCI_CAP_ID_PCIX);
 414         if (cap_x) {
 415                 int pci_x_cmd = cap_x + PCI_X_CMD;
 416                 cmd = PCI_X_CMD_MAX_SPLIT | PCI_X_CMD_MAX_READ
 417                         | PCI_X_CMD_ERO | PCI_X_CMD_DPERR_E;
 418                 early_write_config_word(hose, 0, 0, pci_x_cmd, cmd);
 419         } else {
 420                 early_write_config_byte(hose, 0, 0, PCI_LATENCY_TIMER, 0x80);
 421         }
 422 }
 423
 424 void fsl_pcibios_fixup_bus(struct pci_bus *bus)
 425 {
 426         struct pci_controller *hose = pci_bus_to_host(bus);
 427         int i, is_pcie = 0, no_link;
 428
 429         /* The root complex bridge comes up with bogus resources,
 430          * we copy the PHB ones in.
 431          *
 432          * With the current generic PCI code, the PHB bus no longer
 433          * has bus->resource[0..4] set, so things are a bit more
 434          * tricky.
 435          */
 436
 437         if (fsl_pcie_bus_fixup)
 438                 is_pcie = early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP);
 439         no_link = !!(hose->indirect_type & PPC_INDIRECT_TYPE_NO_PCIE_LINK);
 440
 441         if (bus->parent == hose->bus && (is_pcie || no_link)) {
 442                 for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; ++i) {
 443                         struct resource *res = bus->resource[i];
 444                         struct resource *par;
 445
 446                         if (!res)
 447                                 continue;
 448                         if (i == 0)
 449                                 par = &hose->io_resource;
 450                         else if (i < 4)
 451                                 par = &hose->mem_resources[i-1];
 452                         else par = NULL;
 453
 454                         res->start = par ? par->start : 0;
 455                         res->end   = par ? par->end   : 0;
 456                         res->flags = par ? par->flags : 0;
 457                 }
 458         }
 459 }
 460
 461 int __init fsl_add_bridge(struct platform_device *pdev, int is_primary)
 462 {
 463         int len;
 464         struct pci_controller *hose;
 465         struct resource rsrc;
 466         const int *bus_range;
 467         u8 hdr_type, progif;
 468         struct device_node *dev;
 469         struct ccsr_pci __iomem *pci;
 470
 471         dev = pdev->dev.of_node;
 472
 473         if (!of_device_is_available(dev)) {
 474                 pr_warning("%s: disabled\n", dev->full_name);
 475                 return -ENODEV;
 476         }
 477
 478         pr_debug("Adding PCI host bridge %s\n", dev->full_name);
 479
 480         /* Fetch host bridge registers address */
 481         if (of_address_to_resource(dev, 0, &rsrc)) {
 482                 printk(KERN_WARNING "Can't get pci register base!");
 483                 return -ENOMEM;
 484         }
 485
 486         /* Get bus range if any */
 487         bus_range = of_get_property(dev, "bus-range", &len);
 488         if (bus_range == NULL || len < 2 * sizeof(int))
 489                 printk(KERN_WARNING "Can't get bus-range for %s, assume"
 490                         " bus 0\n", dev->full_name);
 491
 492         pci_add_flags(PCI_REASSIGN_ALL_BUS);
 493         hose = pcibios_alloc_controller(dev);
 494         if (!hose)
 495                 return -ENOMEM;
 496
 497         /* set platform device as the parent */
 498         hose->parent = &pdev->dev;
 499         hose->first_busno = bus_range ? bus_range[0] : 0x0;
 500         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 501
 502         pr_debug("PCI memory map start 0x%016llx, size 0x%016llx\n",
 503                  (u64)rsrc.start, (u64)resource_size(&rsrc));
 504
 505         pci = hose->private_data = ioremap(rsrc.start, resource_size(&rsrc));
 506         if (!hose->private_data)
 507                 goto no_bridge;
 508
 509         fsl_setup_indirect_pci(hose, rsrc.start, rsrc.start + 0x4,
 510                                PPC_INDIRECT_TYPE_BIG_ENDIAN);
 511
 512         if (in_be32(&pci->block_rev1) < PCIE_IP_REV_3_0)
 513                 hose->indirect_type |= PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK;
 514
 515         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 516                 /* For PCIE read HEADER_TYPE to identify controler mode */
 517                 early_read_config_byte(hose, 0, 0, PCI_HEADER_TYPE, &hdr_type);
 518                 if ((hdr_type & 0x7f) != PCI_HEADER_TYPE_BRIDGE)
 519                         goto no_bridge;
 520
 521         } else {
 522                 /* For PCI read PROG to identify controller mode */
 523                 early_read_config_byte(hose, 0, 0, PCI_CLASS_PROG, &progif);
 524                 if ((progif & 1) == 1)
 525                         goto no_bridge;
 526         }
 527
 528         setup_pci_cmd(hose);
 529
 530         /* check PCI express link status */
 531         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 532                 hose->indirect_type |= PPC_INDIRECT_TYPE_EXT_REG |
 533                         PPC_INDIRECT_TYPE_SURPRESS_PRIMARY_BUS;
 534                 if (fsl_pcie_check_link(hose))
 535                         hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 536         }
 537
 538         printk(KERN_INFO "Found FSL PCI host bridge at 0x%016llx. "
 539                 "Firmware bus number: %d->%d\n",
 540                 (unsigned long long)rsrc.start, hose->first_busno,
 541                 hose->last_busno);
 542
 543         pr_debug(" ->Hose at 0x%p, cfg_addr=0x%p,cfg_data=0x%p\n",
 544                 hose, hose->cfg_addr, hose->cfg_data);
 545
 546         /* Interpret the "ranges" property */
 547         /* This also maps the I/O region and sets isa_io/mem_base */
 548         pci_process_bridge_OF_ranges(hose, dev, is_primary);
 549
 550         /* Setup PEX window registers */
 551         setup_pci_atmu(hose);
 552
 553         return 0;
 554
 555 no_bridge:
 556         iounmap(hose->private_data);
 557         /* unmap cfg_data & cfg_addr separately if not on same page */
 558         if (((unsigned long)hose->cfg_data & PAGE_MASK) !=
 559             ((unsigned long)hose->cfg_addr & PAGE_MASK))
 560                 iounmap(hose->cfg_data);
 561         iounmap(hose->cfg_addr);
 562         pcibios_free_controller(hose);
 563         return -ENODEV;
 564 }
 565 #endif /* CONFIG_FSL_SOC_BOOKE || CONFIG_PPC_86xx */
 566
 567 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_FREESCALE, PCI_ANY_ID, quirk_fsl_pcie_header);
 568
 569 #if defined(CONFIG_PPC_83xx) || defined(CONFIG_PPC_MPC512x)
 570 struct mpc83xx_pcie_priv {
 571         void __iomem *cfg_type0;
 572         void __iomem *cfg_type1;
 573         u32 dev_base;
 574 };
 575
 576 struct pex_inbound_window {
 577         u32 ar;
 578         u32 tar;
 579         u32 barl;
 580         u32 barh;
 581 };
 582
 583 /*
 584  * With the convention of u-boot, the PCIE outbound window 0 serves
 585  * as configuration transactions outbound.
 586  */
 587 #define PEX_OUTWIN0_BAR         0xCA4
 588 #define PEX_OUTWIN0_TAL         0xCA8
 589 #define PEX_OUTWIN0_TAH         0xCAC
 590 #define PEX_RC_INWIN_BASE       0xE60
 591 #define PEX_RCIWARn_EN          0x1
 592
 593 static int mpc83xx_pcie_exclude_device(struct pci_bus *bus, unsigned int devfn)
 594 {
 595         struct pci_controller *hose = pci_bus_to_host(bus);
 596
 597         if (hose->indirect_type & PPC_INDIRECT_TYPE_NO_PCIE_LINK)
 598                 return PCIBIOS_DEVICE_NOT_FOUND;
 599         /*
 600          * Workaround for the HW bug: for Type 0 configure transactions the
 601          * PCI-E controller does not check the device number bits and just
 602          * assumes that the device number bits are 0.
 603          */
 604         if (bus->number == hose->first_busno ||
 605                         bus->primary == hose->first_busno) {
 606                 if (devfn & 0xf8)
 607                         return PCIBIOS_DEVICE_NOT_FOUND;
 608         }
 609
 610         if (ppc_md.pci_exclude_device) {
 611                 if (ppc_md.pci_exclude_device(hose, bus->number, devfn))
 612                         return PCIBIOS_DEVICE_NOT_FOUND;
 613         }
 614
 615         return PCIBIOS_SUCCESSFUL;
 616 }
 617
 618 static void __iomem *mpc83xx_pcie_remap_cfg(struct pci_bus *bus,
 619                                             unsigned int devfn, int offset)
 620 {
 621         struct pci_controller *hose = pci_bus_to_host(bus);
 622         struct mpc83xx_pcie_priv *pcie = hose->dn->data;
 623         u32 dev_base = bus->number << 24 | devfn << 16;
 624         int ret;
 625
 626         ret = mpc83xx_pcie_exclude_device(bus, devfn);
 627         if (ret)
 628                 return NULL;
 629
 630         offset &= 0xfff;
 631
 632         /* Type 0 */
 633         if (bus->number == hose->first_busno)
 634                 return pcie->cfg_type0 + offset;
 635
 636         if (pcie->dev_base == dev_base)
 637                 goto mapped;
 638
 639         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAL, dev_base);
 640
 641         pcie->dev_base = dev_base;
 642 mapped:
 643         return pcie->cfg_type1 + offset;
 644 }
 645
 646 static int mpc83xx_pcie_read_config(struct pci_bus *bus, unsigned int devfn,
 647                                     int offset, int len, u32 *val)
 648 {
 649         void __iomem *cfg_addr;
 650
 651         cfg_addr = mpc83xx_pcie_remap_cfg(bus, devfn, offset);
 652         if (!cfg_addr)
 653                 return PCIBIOS_DEVICE_NOT_FOUND;
 654
 655         switch (len) {
 656         case 1:
 657                 *val = in_8(cfg_addr);
 658                 break;
 659         case 2:
 660                 *val = in_le16(cfg_addr);
 661                 break;
 662         default:
 663                 *val = in_le32(cfg_addr);
 664                 break;
 665         }
 666
 667         return PCIBIOS_SUCCESSFUL;
 668 }
 669
 670 static int mpc83xx_pcie_write_config(struct pci_bus *bus, unsigned int devfn,
 671                                      int offset, int len, u32 val)
 672 {
 673         struct pci_controller *hose = pci_bus_to_host(bus);
 674         void __iomem *cfg_addr;
 675
 676         cfg_addr = mpc83xx_pcie_remap_cfg(bus, devfn, offset);
 677         if (!cfg_addr)
 678                 return PCIBIOS_DEVICE_NOT_FOUND;
 679
 680         /* PPC_INDIRECT_TYPE_SURPRESS_PRIMARY_BUS */
 681         if (offset == PCI_PRIMARY_BUS && bus->number == hose->first_busno)
 682                 val &= 0xffffff00;
 683
 684         switch (len) {
 685         case 1:
 686                 out_8(cfg_addr, val);
 687                 break;
 688         case 2:
 689                 out_le16(cfg_addr, val);
 690                 break;
 691         default:
 692                 out_le32(cfg_addr, val);
 693                 break;
 694         }
 695
 696         return PCIBIOS_SUCCESSFUL;
 697 }
 698
 699 static struct pci_ops mpc83xx_pcie_ops = {
 700         .read = mpc83xx_pcie_read_config,
 701         .write = mpc83xx_pcie_write_config,
 702 };
 703
 704 static int __init mpc83xx_pcie_setup(struct pci_controller *hose,
 705                                      struct resource *reg)
 706 {
 707         struct mpc83xx_pcie_priv *pcie;
 708         u32 cfg_bar;
 709         int ret = -ENOMEM;
 710
 711         pcie = zalloc_maybe_bootmem(sizeof(*pcie), GFP_KERNEL);
 712         if (!pcie)
 713                 return ret;
 714
 715         pcie->cfg_type0 = ioremap(reg->start, resource_size(reg));
 716         if (!pcie->cfg_type0)
 717                 goto err0;
 718
 719         cfg_bar = in_le32(pcie->cfg_type0 + PEX_OUTWIN0_BAR);
 720         if (!cfg_bar) {
 721                 /* PCI-E isn't configured. */
 722                 ret = -ENODEV;
 723                 goto err1;
 724         }
 725
 726         pcie->cfg_type1 = ioremap(cfg_bar, 0x1000);
 727         if (!pcie->cfg_type1)
 728                 goto err1;
 729
 730         WARN_ON(hose->dn->data);
 731         hose->dn->data = pcie;
 732         hose->ops = &mpc83xx_pcie_ops;
 733         hose->indirect_type |= PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK;
 734
 735         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAH, 0);
 736         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAL, 0);
 737
 738         if (fsl_pcie_check_link(hose))
 739                 hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 740
 741         return 0;
 742 err1:
 743         iounmap(pcie->cfg_type0);
 744 err0:
 745         kfree(pcie);
 746         return ret;
 747
 748 }
 749
 750 int __init mpc83xx_add_bridge(struct device_node *dev)
 751 {
 752         int ret;
 753         int len;
 754         struct pci_controller *hose;
 755         struct resource rsrc_reg;
 756         struct resource rsrc_cfg;
 757         const int *bus_range;
 758         int primary;
 759
 760         is_mpc83xx_pci = 1;
 761
 762         if (!of_device_is_available(dev)) {
 763                 pr_warning("%s: disabled by the firmware.\n",
 764                            dev->full_name);
 765                 return -ENODEV;
 766         }
 767         pr_debug("Adding PCI host bridge %s\n", dev->full_name);
 768
 769         /* Fetch host bridge registers address */
 770         if (of_address_to_resource(dev, 0, &rsrc_reg)) {
 771                 printk(KERN_WARNING "Can't get pci register base!\n");
 772                 return -ENOMEM;
 773         }
 774
 775         memset(&rsrc_cfg, 0, sizeof(rsrc_cfg));
 776
 777         if (of_address_to_resource(dev, 1, &rsrc_cfg)) {
 778                 printk(KERN_WARNING
 779                         "No pci config register base in dev tree, "
 780                         "using default\n");
 781                 /*
 782                  * MPC83xx supports up to two host controllers
 783                  *      one at 0x8500 has config space registers at 0x8300
 784                  *      one at 0x8600 has config space registers at 0x8380
 785                  */
 786                 if ((rsrc_reg.start & 0xfffff) == 0x8500)
 787                         rsrc_cfg.start = (rsrc_reg.start & 0xfff00000) + 0x8300;
 788                 else if ((rsrc_reg.start & 0xfffff) == 0x8600)
 789                         rsrc_cfg.start = (rsrc_reg.start & 0xfff00000) + 0x8380;
 790         }
 791         /*
 792          * Controller at offset 0x8500 is primary
 793          */
 794         if ((rsrc_reg.start & 0xfffff) == 0x8500)
 795                 primary = 1;
 796         else
 797                 primary = 0;
 798
 799         /* Get bus range if any */
 800         bus_range = of_get_property(dev, "bus-range", &len);
 801         if (bus_range == NULL || len < 2 * sizeof(int)) {
 802                 printk(KERN_WARNING "Can't get bus-range for %s, assume"
 803                        " bus 0\n", dev->full_name);
 804         }
 805
 806         pci_add_flags(PCI_REASSIGN_ALL_BUS);
 807         hose = pcibios_alloc_controller(dev);
 808         if (!hose)
 809                 return -ENOMEM;
 810
 811         hose->first_busno = bus_range ? bus_range[0] : 0;
 812         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 813
 814         if (of_device_is_compatible(dev, "fsl,mpc8314-pcie")) {
 815                 ret = mpc83xx_pcie_setup(hose, &rsrc_reg);
 816                 if (ret)
 817                         goto err0;
 818         } else {
 819                 fsl_setup_indirect_pci(hose, rsrc_cfg.start,
 820                                        rsrc_cfg.start + 4, 0);
 821         }
 822
 823         printk(KERN_INFO "Found FSL PCI host bridge at 0x%016llx. "
 824                "Firmware bus number: %d->%d\n",
 825                (unsigned long long)rsrc_reg.start, hose->first_busno,
 826                hose->last_busno);
 827
 828         pr_debug(" ->Hose at 0x%p, cfg_addr=0x%p,cfg_data=0x%p\n",
 829             hose, hose->cfg_addr, hose->cfg_data);
 830
 831         /* Interpret the "ranges" property */
 832         /* This also maps the I/O region and sets isa_io/mem_base */
 833         pci_process_bridge_OF_ranges(hose, dev, primary);
 834
 835         return 0;
 836 err0:
 837         pcibios_free_controller(hose);
 838         return ret;
 839 }
 840 #endif /* CONFIG_PPC_83xx */
 841
 842 u64 fsl_pci_immrbar_base(struct pci_controller *hose)
 843 {
 844 #ifdef CONFIG_PPC_83xx
 845         if (is_mpc83xx_pci) {
 846                 struct mpc83xx_pcie_priv *pcie = hose->dn->data;
 847                 struct pex_inbound_window *in;
 848                 int i;
 849
 850                 /* Walk the Root Complex Inbound windows to match IMMR base */
 851                 in = pcie->cfg_type0 + PEX_RC_INWIN_BASE;
 852                 for (i = 0; i < 4; i++) {
 853                         /* not enabled, skip */
 854                         if (!in_le32(&in[i].ar) & PEX_RCIWARn_EN)
 855                                  continue;
 856
 857                         if (get_immrbase() == in_le32(&in[i].tar))
 858                                 return (u64)in_le32(&in[i].barh) << 32 |
 859                                             in_le32(&in[i].barl);
 860                 }
 861
 862                 printk(KERN_WARNING "could not find PCI BAR matching IMMR\n");
 863         }
 864 #endif
 865
 866 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
 867         if (!is_mpc83xx_pci) {
 868                 u32 base;
 869
 870                 pci_bus_read_config_dword(hose->bus,
 871                         PCI_DEVFN(0, 0), PCI_BASE_ADDRESS_0, &base);
 872                 return base;
 873         }
 874 #endif
 875
 876         return 0;
 877 }
 878
 879 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
 880 static const struct of_device_id pci_ids[] = {
 881         { .compatible = "fsl,mpc8540-pci", },
 882         { .compatible = "fsl,mpc8548-pcie", },
 883         { .compatible = "fsl,mpc8610-pci", },
 884         { .compatible = "fsl,mpc8641-pcie", },
 885         { .compatible = "fsl,qoriq-pcie-v2.1", },
 886         { .compatible = "fsl,qoriq-pcie-v2.2", },
 887         { .compatible = "fsl,qoriq-pcie-v2.3", },
 888         { .compatible = "fsl,qoriq-pcie-v2.4", },
 889         { .compatible = "fsl,qoriq-pcie-v3.0", },
 890
 891         /*
 892          * The following entries are for compatibility with older device
 893          * trees.
 894          */
 895         { .compatible = "fsl,p1022-pcie", },
 896         { .compatible = "fsl,p4080-pcie", },
 897
 898         {},
 899 };
 900
 901 struct device_node *fsl_pci_primary;
 902
 903 void fsl_pci_assign_primary(void)
 904 {
 905         struct device_node *np;
 906
 907         /* Callers can specify the primary bus using other means. */
 908         if (fsl_pci_primary)
 909                 return;
 910
 911         /* If a PCI host bridge contains an ISA node, it's primary. */
 912         np = of_find_node_by_type(NULL, "isa");
 913         while ((fsl_pci_primary = of_get_parent(np))) {
 914                 of_node_put(np);
 915                 np = fsl_pci_primary;
 916
 917                 if (of_match_node(pci_ids, np) && of_device_is_available(np))
 918                         return;
 919         }
 920
 921         /*
 922          * If there's no PCI host bridge with ISA, arbitrarily
 923          * designate one as primary.  This can go away once
 924          * various bugs with primary-less systems are fixed.
 925          */
 926         for_each_matching_node(np, pci_ids) {
 927                 if (of_device_is_available(np)) {
 928                         fsl_pci_primary = np;
 929                         of_node_put(np);
 930                         return;
 931                 }
 932         }
 933 }
 934
 935 static int fsl_pci_probe(struct platform_device *pdev)
 936 {
 937         int ret;
 938         struct device_node *node;
 939 #ifdef CONFIG_SWIOTLB
 940         struct pci_controller *hose;
 941 #endif
 942
 943         node = pdev->dev.of_node;
 944         ret = fsl_add_bridge(pdev, fsl_pci_primary == node);
 945
 946 #ifdef CONFIG_SWIOTLB
 947         if (ret == 0) {
 948                 hose = pci_find_hose_for_OF_device(pdev->dev.of_node);
 949
 950                 /*
 951                  * if we couldn't map all of DRAM via the dma windows
 952                  * we need SWIOTLB to handle buffers located outside of
 953                  * dma capable memory region
 954                  */
 955                 if (memblock_end_of_DRAM() - 1 > hose->dma_window_base_cur +
 956                                 hose->dma_window_size)
 957                         ppc_swiotlb_enable = 1;
 958         }
 959 #endif
 960
 961         mpc85xx_pci_err_probe(pdev);
 962
 963         return 0;
 964 }
 965
 966 #ifdef CONFIG_PM
 967 static int fsl_pci_resume(struct device *dev)
 968 {
 969         struct pci_controller *hose;
 970         struct resource pci_rsrc;
 971
 972         hose = pci_find_hose_for_OF_device(dev->of_node);
 973         if (!hose)
 974                 return -ENODEV;
 975
 976         if (of_address_to_resource(dev->of_node, 0, &pci_rsrc)) {
 977                 dev_err(dev, "Get pci register base failed.");
 978                 return -ENODEV;
 979         }
 980
 981         setup_pci_atmu(hose, &pci_rsrc);
 982
 983         return 0;
 984 }
 985
 986 static const struct dev_pm_ops pci_pm_ops = {
 987         .resume = fsl_pci_resume,
 988 };
 989
 990 #define PCI_PM_OPS (&pci_pm_ops)
 991
 992 #else
 993
 994 #define PCI_PM_OPS NULL
 995
 996 #endif
 997
 998 static struct platform_driver fsl_pci_driver = {
 999         .driver = {
1000                 .name = "fsl-pci",
1001                 .pm = PCI_PM_OPS,
1002                 .of_match_table = pci_ids,
1003         },
1004         .probe = fsl_pci_probe,
1005 };
1006
1007 static int __init fsl_pci_init(void)
1008 {
1009         return platform_driver_register(&fsl_pci_driver);
1010 }
1011 arch_initcall(fsl_pci_init);
1012 #endif