arch/powerpc/kernel/cpu_setup_power.S

   1 /*
   2  * This file contains low level CPU setup functions.
   3  *    Copyright (C) 2003 Benjamin Herrenschmidt (benh@kernel.crashing.org)
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License
   7  * as published by the Free Software Foundation; either version
   8  * 2 of the License, or (at your option) any later version.
   9  *
  10  */
  11
  12 #include <asm/processor.h>
  13 #include <asm/page.h>
  14 #include <asm/cputable.h>
  15 #include <asm/ppc_asm.h>
  16 #include <asm/asm-offsets.h>
  17 #include <asm/cache.h>
  18 #include <asm/book3s/64/mmu-hash.h>
  19
  20 /* Entry: r3 = crap, r4 = ptr to cputable entry
  21  *
  22  * Note that we can be called twice for pseudo-PVRs
  23  */
  24 _GLOBAL(__setup_cpu_power7)
  25         mflr    r11
  26         bl      __init_hvmode_206
  27         mtlr    r11
  28         beqlr
  29         li      r0,0
  30         mtspr   SPRN_LPID,r0
  31         mfspr   r3,SPRN_LPCR
  32         bl      __init_LPCR
  33         bl      __init_tlb_power7
  34         mtlr    r11
  35         blr
  36
  37 _GLOBAL(__restore_cpu_power7)
  38         mflr    r11
  39         mfmsr   r3
  40         rldicl. r0,r3,4,63
  41         beqlr
  42         li      r0,0
  43         mtspr   SPRN_LPID,r0
  44         mfspr   r3,SPRN_LPCR
  45         bl      __init_LPCR
  46         bl      __init_tlb_power7
  47         mtlr    r11
  48         blr
  49
  50 _GLOBAL(__setup_cpu_power8)
  51         mflr    r11
  52         bl      __init_FSCR
  53         bl      __init_PMU
  54         bl      __init_PMU_ISA207
  55         bl      __init_hvmode_206
  56         mtlr    r11
  57         beqlr
  58         li      r0,0
  59         mtspr   SPRN_LPID,r0
  60         mfspr   r3,SPRN_LPCR
  61         ori     r3, r3, LPCR_PECEDH
  62         bl      __init_LPCR
  63         bl      __init_HFSCR
  64         bl      __init_tlb_power8
  65         bl      __init_PMU_HV
  66         bl      __init_PMU_HV_ISA207
  67         mtlr    r11
  68         blr
  69
  70 _GLOBAL(__restore_cpu_power8)
  71         mflr    r11
  72         bl      __init_FSCR
  73         bl      __init_PMU
  74         bl      __init_PMU_ISA207
  75         mfmsr   r3
  76         rldicl. r0,r3,4,63
  77         mtlr    r11
  78         beqlr
  79         li      r0,0
  80         mtspr   SPRN_LPID,r0
  81         mfspr   r3,SPRN_LPCR
  82         ori     r3, r3, LPCR_PECEDH
  83         bl      __init_LPCR
  84         bl      __init_HFSCR
  85         bl      __init_tlb_power8
  86         bl      __init_PMU_HV
  87         bl      __init_PMU_HV_ISA207
  88         mtlr    r11
  89         blr
  90
  91 _GLOBAL(__setup_cpu_power9)
  92         mflr    r11
  93         bl      __init_FSCR
  94         bl      __init_PMU
  95         bl      __init_hvmode_206
  96         mtlr    r11
  97         beqlr
  98         li      r0,0
  99         mtspr   SPRN_PSSCR,r0
 100         mtspr   SPRN_LPID,r0
 101         mfspr   r3,SPRN_LPCR
 102         ori     r3, r3, LPCR_PECEDH
 103         ori     r3, r3, LPCR_HVICE
 104         bl      __init_LPCR
 105         bl      __init_HFSCR
 106         bl      __init_tlb_power9
 107         bl      __init_PMU_HV
 108         mtlr    r11
 109         blr
 110
 111 _GLOBAL(__restore_cpu_power9)
 112         mflr    r11
 113         bl      __init_FSCR
 114         bl      __init_PMU
 115         mfmsr   r3
 116         rldicl. r0,r3,4,63
 117         mtlr    r11
 118         beqlr
 119         li      r0,0
 120         mtspr   SPRN_PSSCR,r0
 121         mtspr   SPRN_LPID,r0
 122         mfspr   r3,SPRN_LPCR
 123         ori     r3, r3, LPCR_PECEDH
 124         ori     r3, r3, LPCR_HVICE
 125         bl      __init_LPCR
 126         bl      __init_HFSCR
 127         bl      __init_tlb_power9
 128         bl      __init_PMU_HV
 129         mtlr    r11
 130         blr
 131
 132 __init_hvmode_206:
 133         /* Disable CPU_FTR_HVMODE and exit if MSR:HV is not set */
 134         mfmsr   r3
 135         rldicl. r0,r3,4,63
 136         bnelr
 137         ld      r5,CPU_SPEC_FEATURES(r4)
 138         LOAD_REG_IMMEDIATE(r6,CPU_FTR_HVMODE)
 139         xor     r5,r5,r6
 140         std     r5,CPU_SPEC_FEATURES(r4)
 141         blr
 142
 143 __init_LPCR:
 144         /* Setup a sane LPCR:
 145          *   Called with initial LPCR in R3
 146          *
 147          *   LPES = 0b01 (HSRR0/1 used for 0x500)
 148          *   PECE = 0b111
 149          *   DPFD = 4
 150          *   HDICE = 0
 151          *   VC = 0b100 (VPM0=1, VPM1=0, ISL=0)
 152          *   VRMASD = 0b10000 (L=1, LP=00)
 153          *
 154          * Other bits untouched for now
 155          */
 156         li      r5,1
 157         rldimi  r3,r5, LPCR_LPES_SH, 64-LPCR_LPES_SH-2
 158         ori     r3,r3,(LPCR_PECE0|LPCR_PECE1|LPCR_PECE2)
 159         li      r5,4
 160         rldimi  r3,r5, LPCR_DPFD_SH, 64-LPCR_DPFD_SH-3
 161         clrrdi  r3,r3,1         /* clear HDICE */
 162         li      r5,4
 163         rldimi  r3,r5, LPCR_VC_SH, 0
 164         li      r5,0x10
 165         rldimi  r3,r5, LPCR_VRMASD_SH, 64-LPCR_VRMASD_SH-5
 166         mtspr   SPRN_LPCR,r3
 167         isync
 168         blr
 169
 170 __init_FSCR:
 171         mfspr   r3,SPRN_FSCR
 172         ori     r3,r3,FSCR_TAR|FSCR_DSCR|FSCR_EBB
 173         mtspr   SPRN_FSCR,r3
 174         blr
 175
 176 __init_HFSCR:
 177         mfspr   r3,SPRN_HFSCR
 178         ori     r3,r3,HFSCR_TAR|HFSCR_TM|HFSCR_BHRB|HFSCR_PM|\
 179                       HFSCR_DSCR|HFSCR_VECVSX|HFSCR_FP|HFSCR_EBB|HFSCR_MSGP
 180         mtspr   SPRN_HFSCR,r3
 181         blr
 182
 183 /*
 184  * Clear the TLB using the specified IS form of tlbiel instruction
 185  * (invalidate by congruence class). P7 has 128 CCs., P8 has 512.
 186  */
 187 __init_tlb_power7:
 188         li      r6,POWER7_TLB_SETS
 189         mtctr   r6
 190         li      r7,0xc00        /* IS field = 0b11 */
 191         ptesync
 192 2:      tlbiel  r7
 193         addi    r7,r7,0x1000
 194         bdnz    2b
 195         ptesync
 196 1:      blr
 197
 198 __init_tlb_power8:
 199         li      r6,POWER8_TLB_SETS
 200         mtctr   r6
 201         li      r7,0xc00        /* IS field = 0b11 */
 202         ptesync
 203 2:      tlbiel  r7
 204         addi    r7,r7,0x1000
 205         bdnz    2b
 206         ptesync
 207 1:      blr
 208
 209 __init_tlb_power9:
 210         li      r6,POWER9_TLB_SETS_HASH
 211         mtctr   r6
 212         li      r7,0xc00        /* IS field = 0b11 */
 213         ptesync
 214 2:      tlbiel  r7
 215         addi    r7,r7,0x1000
 216         bdnz    2b
 217         ptesync
 218 1:      blr
 219
 220 __init_PMU_HV:
 221         li      r5,0
 222         mtspr   SPRN_MMCRC,r5
 223         blr
 224
 225 __init_PMU_HV_ISA207:
 226         li      r5,0
 227         mtspr   SPRN_MMCRH,r5
 228         blr
 229
 230 __init_PMU:
 231         li      r5,0
 232         mtspr   SPRN_MMCRA,r5
 233         mtspr   SPRN_MMCR0,r5
 234         mtspr   SPRN_MMCR1,r5
 235         mtspr   SPRN_MMCR2,r5
 236         blr
 237
 238 __init_PMU_ISA207:
 239         li      r5,0
 240         mtspr   SPRN_MMCRS,r5
 241         blr