Merge branch 'master' of git://git.denx.de/u-boot-video
[platform/kernel/u-boot.git] / arch / powerpc / include / asm / fsl_ddr_sdram.h
1 /*
2  * Copyright 2008-2011 Freescale Semiconductor, Inc.
3  *
4  * This program is free software; you can redistribute it and/or
5  * modify it under the terms of the GNU General Public License
6  * Version 2 as published by the Free Software Foundation.
7  */
8
9 #ifndef FSL_DDR_MEMCTL_H
10 #define FSL_DDR_MEMCTL_H
11
12 /*
13  * Pick a basic DDR Technology.
14  */
15 #include <ddr_spd.h>
16
17 #define SDRAM_TYPE_DDR1    2
18 #define SDRAM_TYPE_DDR2    3
19 #define SDRAM_TYPE_LPDDR1  6
20 #define SDRAM_TYPE_DDR3    7
21
22 #define DDR_BL4         4       /* burst length 4 */
23 #define DDR_BC4         DDR_BL4 /* burst chop for ddr3 */
24 #define DDR_OTF         6       /* on-the-fly BC4 and BL8 */
25 #define DDR_BL8         8       /* burst length 8 */
26
27 #define DDR3_RTT_OFF            0
28 #define DDR3_RTT_60_OHM         1 /* RTT_Nom = RZQ/4 */
29 #define DDR3_RTT_120_OHM        2 /* RTT_Nom = RZQ/2 */
30 #define DDR3_RTT_40_OHM         3 /* RTT_Nom = RZQ/6 */
31 #define DDR3_RTT_20_OHM         4 /* RTT_Nom = RZQ/12 */
32 #define DDR3_RTT_30_OHM         5 /* RTT_Nom = RZQ/8 */
33
34 #define DDR2_RTT_OFF            0
35 #define DDR2_RTT_75_OHM         1
36 #define DDR2_RTT_150_OHM        2
37 #define DDR2_RTT_50_OHM         3
38
39 #if defined(CONFIG_FSL_DDR1)
40 #define FSL_DDR_MIN_TCKE_PULSE_WIDTH_DDR        (1)
41 typedef ddr1_spd_eeprom_t generic_spd_eeprom_t;
42 #ifndef CONFIG_FSL_SDRAM_TYPE
43 #define CONFIG_FSL_SDRAM_TYPE   SDRAM_TYPE_DDR1
44 #endif
45 #elif defined(CONFIG_FSL_DDR2)
46 #define FSL_DDR_MIN_TCKE_PULSE_WIDTH_DDR        (3)
47 typedef ddr2_spd_eeprom_t generic_spd_eeprom_t;
48 #ifndef CONFIG_FSL_SDRAM_TYPE
49 #define CONFIG_FSL_SDRAM_TYPE   SDRAM_TYPE_DDR2
50 #endif
51 #elif defined(CONFIG_FSL_DDR3)
52 #define FSL_DDR_MIN_TCKE_PULSE_WIDTH_DDR        (3)     /* FIXME */
53 typedef ddr3_spd_eeprom_t generic_spd_eeprom_t;
54 #ifndef CONFIG_FSL_SDRAM_TYPE
55 #define CONFIG_FSL_SDRAM_TYPE   SDRAM_TYPE_DDR3
56 #endif
57 #endif  /* #if defined(CONFIG_FSL_DDR1) */
58
59 #define FSL_DDR_ODT_NEVER               0x0
60 #define FSL_DDR_ODT_CS                  0x1
61 #define FSL_DDR_ODT_ALL_OTHER_CS        0x2
62 #define FSL_DDR_ODT_OTHER_DIMM          0x3
63 #define FSL_DDR_ODT_ALL                 0x4
64 #define FSL_DDR_ODT_SAME_DIMM           0x5
65 #define FSL_DDR_ODT_CS_AND_OTHER_DIMM   0x6
66 #define FSL_DDR_ODT_OTHER_CS_ONSAMEDIMM 0x7
67
68 /* define bank(chip select) interleaving mode */
69 #define FSL_DDR_CS0_CS1                 0x40
70 #define FSL_DDR_CS2_CS3                 0x20
71 #define FSL_DDR_CS0_CS1_AND_CS2_CS3     (FSL_DDR_CS0_CS1 | FSL_DDR_CS2_CS3)
72 #define FSL_DDR_CS0_CS1_CS2_CS3         (FSL_DDR_CS0_CS1_AND_CS2_CS3 | 0x04)
73
74 /* define memory controller interleaving mode */
75 #define FSL_DDR_CACHE_LINE_INTERLEAVING 0x0
76 #define FSL_DDR_PAGE_INTERLEAVING       0x1
77 #define FSL_DDR_BANK_INTERLEAVING       0x2
78 #define FSL_DDR_SUPERBANK_INTERLEAVING  0x3
79 #define FSL_DDR_3WAY_1KB_INTERLEAVING   0xA
80 #define FSL_DDR_3WAY_4KB_INTERLEAVING   0xC
81 #define FSL_DDR_3WAY_8KB_INTERLEAVING   0xD
82 /* placeholder for 4-way interleaving */
83 #define FSL_DDR_4WAY_1KB_INTERLEAVING   0x1A
84 #define FSL_DDR_4WAY_4KB_INTERLEAVING   0x1C
85 #define FSL_DDR_4WAY_8KB_INTERLEAVING   0x1D
86
87 /* DDR_SDRAM_CFG - DDR SDRAM Control Configuration
88  */
89 #define SDRAM_CFG_MEM_EN                0x80000000
90 #define SDRAM_CFG_SREN                  0x40000000
91 #define SDRAM_CFG_ECC_EN                0x20000000
92 #define SDRAM_CFG_RD_EN                 0x10000000
93 #define SDRAM_CFG_SDRAM_TYPE_DDR1       0x02000000
94 #define SDRAM_CFG_SDRAM_TYPE_DDR2       0x03000000
95 #define SDRAM_CFG_SDRAM_TYPE_MASK       0x07000000
96 #define SDRAM_CFG_SDRAM_TYPE_SHIFT      24
97 #define SDRAM_CFG_DYN_PWR               0x00200000
98 #define SDRAM_CFG_DBW_MASK              0x00180000
99 #define SDRAM_CFG_32_BE                 0x00080000
100 #define SDRAM_CFG_16_BE                 0x00100000
101 #define SDRAM_CFG_8_BE                  0x00040000
102 #define SDRAM_CFG_NCAP                  0x00020000
103 #define SDRAM_CFG_2T_EN                 0x00008000
104 #define SDRAM_CFG_BI                    0x00000001
105
106 #define SDRAM_CFG2_D_INIT               0x00000010
107 #define SDRAM_CFG2_ODT_CFG_MASK         0x00600000
108 #define SDRAM_CFG2_ODT_NEVER            0
109 #define SDRAM_CFG2_ODT_ONLY_WRITE       1
110 #define SDRAM_CFG2_ODT_ONLY_READ        2
111 #define SDRAM_CFG2_ODT_ALWAYS           3
112
113 #define TIMING_CFG_2_CPO_MASK   0x0F800000
114
115 #if defined(CONFIG_P4080)
116 #define RD_TO_PRE_MASK          0xf
117 #define RD_TO_PRE_SHIFT         13
118 #define WR_DATA_DELAY_MASK      0xf
119 #define WR_DATA_DELAY_SHIFT     9
120 #else
121 #define RD_TO_PRE_MASK          0x7
122 #define RD_TO_PRE_SHIFT         13
123 #define WR_DATA_DELAY_MASK      0x7
124 #define WR_DATA_DELAY_SHIFT     10
125 #endif
126
127 /* DDR_MD_CNTL */
128 #define MD_CNTL_MD_EN           0x80000000
129 #define MD_CNTL_CS_SEL_CS0      0x00000000
130 #define MD_CNTL_CS_SEL_CS1      0x10000000
131 #define MD_CNTL_CS_SEL_CS2      0x20000000
132 #define MD_CNTL_CS_SEL_CS3      0x30000000
133 #define MD_CNTL_CS_SEL_CS0_CS1  0x40000000
134 #define MD_CNTL_CS_SEL_CS2_CS3  0x50000000
135 #define MD_CNTL_MD_SEL_MR       0x00000000
136 #define MD_CNTL_MD_SEL_EMR      0x01000000
137 #define MD_CNTL_MD_SEL_EMR2     0x02000000
138 #define MD_CNTL_MD_SEL_EMR3     0x03000000
139 #define MD_CNTL_SET_REF         0x00800000
140 #define MD_CNTL_SET_PRE         0x00400000
141 #define MD_CNTL_CKE_CNTL_LOW    0x00100000
142 #define MD_CNTL_CKE_CNTL_HIGH   0x00200000
143 #define MD_CNTL_WRCW            0x00080000
144 #define MD_CNTL_MD_VALUE(x)     (x & 0x0000FFFF)
145
146 /* DDR_CDR1 */
147 #define DDR_CDR1_DHC_EN 0x80000000
148
149 /* Record of register values computed */
150 typedef struct fsl_ddr_cfg_regs_s {
151         struct {
152                 unsigned int bnds;
153                 unsigned int config;
154                 unsigned int config_2;
155         } cs[CONFIG_CHIP_SELECTS_PER_CTRL];
156         unsigned int timing_cfg_3;
157         unsigned int timing_cfg_0;
158         unsigned int timing_cfg_1;
159         unsigned int timing_cfg_2;
160         unsigned int ddr_sdram_cfg;
161         unsigned int ddr_sdram_cfg_2;
162         unsigned int ddr_sdram_mode;
163         unsigned int ddr_sdram_mode_2;
164         unsigned int ddr_sdram_mode_3;
165         unsigned int ddr_sdram_mode_4;
166         unsigned int ddr_sdram_mode_5;
167         unsigned int ddr_sdram_mode_6;
168         unsigned int ddr_sdram_mode_7;
169         unsigned int ddr_sdram_mode_8;
170         unsigned int ddr_sdram_md_cntl;
171         unsigned int ddr_sdram_interval;
172         unsigned int ddr_data_init;
173         unsigned int ddr_sdram_clk_cntl;
174         unsigned int ddr_init_addr;
175         unsigned int ddr_init_ext_addr;
176         unsigned int timing_cfg_4;
177         unsigned int timing_cfg_5;
178         unsigned int ddr_zq_cntl;
179         unsigned int ddr_wrlvl_cntl;
180         unsigned int ddr_sr_cntr;
181         unsigned int ddr_sdram_rcw_1;
182         unsigned int ddr_sdram_rcw_2;
183         unsigned int ddr_eor;
184         unsigned int ddr_cdr1;
185         unsigned int ddr_cdr2;
186         unsigned int err_disable;
187         unsigned int err_int_en;
188         unsigned int debug[32];
189 } fsl_ddr_cfg_regs_t;
190
191 typedef struct memctl_options_partial_s {
192         unsigned int all_DIMMs_ECC_capable;
193         unsigned int all_DIMMs_tCKmax_ps;
194         unsigned int all_DIMMs_burst_lengths_bitmask;
195         unsigned int all_DIMMs_registered;
196         unsigned int all_DIMMs_unbuffered;
197         /*      unsigned int lowest_common_SPD_caslat; */
198         unsigned int all_DIMMs_minimum_tRCD_ps;
199 } memctl_options_partial_t;
200
201 #define DDR_DATA_BUS_WIDTH_64 0
202 #define DDR_DATA_BUS_WIDTH_32 1
203 #define DDR_DATA_BUS_WIDTH_16 2
204 /*
205  * Generalized parameters for memory controller configuration,
206  * might be a little specific to the FSL memory controller
207  */
208 typedef struct memctl_options_s {
209         /*
210          * Memory organization parameters
211          *
212          * if DIMM is present in the system
213          * where DIMMs are with respect to chip select
214          * where chip selects are with respect to memory boundaries
215          */
216         unsigned int registered_dimm_en;    /* use registered DIMM support */
217
218         /* Options local to a Chip Select */
219         struct cs_local_opts_s {
220                 unsigned int auto_precharge;
221                 unsigned int odt_rd_cfg;
222                 unsigned int odt_wr_cfg;
223                 unsigned int odt_rtt_norm;
224                 unsigned int odt_rtt_wr;
225         } cs_local_opts[CONFIG_CHIP_SELECTS_PER_CTRL];
226
227         /* Special configurations for chip select */
228         unsigned int memctl_interleaving;
229         unsigned int memctl_interleaving_mode;
230         unsigned int ba_intlv_ctl;
231         unsigned int addr_hash;
232
233         /* Operational mode parameters */
234         unsigned int ECC_mode;   /* Use ECC? */
235         /* Initialize ECC using memory controller? */
236         unsigned int ECC_init_using_memctl;
237         unsigned int DQS_config;        /* Use DQS? maybe only with DDR2? */
238         /* SREN - self-refresh during sleep */
239         unsigned int self_refresh_in_sleep;
240         unsigned int dynamic_power;     /* DYN_PWR */
241         /* memory data width to use (16-bit, 32-bit, 64-bit) */
242         unsigned int data_bus_width;
243         unsigned int burst_length;      /* BL4, OTF and BL8 */
244         /* On-The-Fly Burst Chop enable */
245         unsigned int OTF_burst_chop_en;
246         /* mirrior DIMMs for DDR3 */
247         unsigned int mirrored_dimm;
248         unsigned int quad_rank_present;
249         unsigned int ap_en;     /* address parity enable for RDIMM */
250
251         /* Global Timing Parameters */
252         unsigned int cas_latency_override;
253         unsigned int cas_latency_override_value;
254         unsigned int use_derated_caslat;
255         unsigned int additive_latency_override;
256         unsigned int additive_latency_override_value;
257
258         unsigned int clk_adjust;                /* */
259         unsigned int cpo_override;
260         unsigned int write_data_delay;          /* DQS adjust */
261
262         unsigned int wrlvl_override;
263         unsigned int wrlvl_sample;              /* Write leveling */
264         unsigned int wrlvl_start;
265
266         unsigned int half_strength_driver_enable;
267         unsigned int twoT_en;
268         unsigned int threeT_en;
269         unsigned int bstopre;
270         unsigned int tCKE_clock_pulse_width_ps; /* tCKE */
271         unsigned int tFAW_window_four_activates_ps;     /* tFAW --  FOUR_ACT */
272
273         /* Rtt impedance */
274         unsigned int rtt_override;              /* rtt_override enable */
275         unsigned int rtt_override_value;        /* that is Rtt_Nom for DDR3 */
276         unsigned int rtt_wr_override_value;     /* this is Rtt_WR for DDR3 */
277
278         /* Automatic self refresh */
279         unsigned int auto_self_refresh_en;
280         unsigned int sr_it;
281         /* ZQ calibration */
282         unsigned int zq_en;
283         /* Write leveling */
284         unsigned int wrlvl_en;
285         /* RCW override for RDIMM */
286         unsigned int rcw_override;
287         unsigned int rcw_1;
288         unsigned int rcw_2;
289         /* control register 1 */
290         unsigned int ddr_cdr1;
291
292         unsigned int trwt_override;
293         unsigned int trwt;                      /* read-to-write turnaround */
294 } memctl_options_t;
295
296 extern phys_size_t fsl_ddr_sdram(void);
297 extern phys_size_t fsl_ddr_sdram_size(void);
298 extern int fsl_use_spd(void);
299 extern void fsl_ddr_set_memctl_regs(const fsl_ddr_cfg_regs_t *regs,
300                                         unsigned int ctrl_num);
301
302 /*
303  * The 85xx boards have a common prototype for fixed_sdram so put the
304  * declaration here.
305  */
306 #ifdef CONFIG_MPC85xx
307 extern phys_size_t fixed_sdram(void);
308 #endif
309
310 #if defined(CONFIG_DDR_ECC)
311 extern void ddr_enable_ecc(unsigned int dram_size);
312 #endif
313
314
315 typedef struct fixed_ddr_parm{
316         int min_freq;
317         int max_freq;
318         fsl_ddr_cfg_regs_t *ddr_settings;
319 } fixed_ddr_parm_t;
320 #endif