arch/powerpc/include/asm/config_mpc85xx.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2011-2012 Freescale Semiconductor, Inc.
   4  */
   5
   6 #ifndef _ASM_MPC85xx_CONFIG_H_
   7 #define _ASM_MPC85xx_CONFIG_H_
   8
   9 /* SoC specific defines for Freescale MPC85xx (PQ3) and QorIQ processors */
  10
  11 /*
  12  * This macro should be removed when we no longer care about backwards
  13  * compatibility with older operating systems.
  14  */
  15 #define CONFIG_PPC_SPINTABLE_COMPATIBLE
  16
  17 #include <fsl_ddrc_version.h>
  18
  19 /* IP endianness */
  20 #define CONFIG_SYS_FSL_IFC_BE
  21
  22 #if defined(CONFIG_ARCH_MPC8548)
  23 #define CONFIG_SYS_FSL_SRIO_MAX_PORTS   1
  24 #define CONFIG_SYS_FSL_SRIO_OB_WIN_NUM  9
  25 #define CONFIG_SYS_FSL_SRIO_IB_WIN_NUM  5
  26 #define CONFIG_SYS_FSL_RMU
  27 #define CONFIG_SYS_FSL_SRIO_MSG_UNIT_NUM        2
  28
  29 #elif defined(CONFIG_ARCH_P1010)
  30 #define CONFIG_FSL_SDHC_V2_3
  31 #define CONFIG_TSECV2
  32 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   4
  33 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.2"
  34 #define CONFIG_SYS_FSL_USB_INTERNAL_UTMI_PHY
  35 #define CONFIG_SYS_FSL_USB1_PHY_ENABLE
  36 #define CONFIG_ESDHC_HC_BLK_ADDR
  37
  38 /* P1011 is single core version of P1020 */
  39 #elif defined(CONFIG_ARCH_P1011)
  40 #define CONFIG_TSECV2
  41
  42 #elif defined(CONFIG_ARCH_P1020)
  43 #define CONFIG_TSECV2
  44
  45 #elif defined(CONFIG_ARCH_P1021)
  46 #define CONFIG_TSECV2
  47 #define QE_MURAM_SIZE                   0x6000UL
  48 #define MAX_QE_RISC                     1
  49 #define QE_NUM_OF_SNUM                  28
  50
  51 #elif defined(CONFIG_ARCH_P1023)
  52 #define CONFIG_SYS_NUM_FMAN             1
  53 #define CONFIG_SYS_NUM_FM1_DTSEC        2
  54 #define CONFIG_SYS_QMAN_NUM_PORTALS     3
  55 #define CONFIG_SYS_BMAN_NUM_PORTALS     3
  56 #define CONFIG_SYS_FM_MURAM_SIZE        0x10000
  57 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.2"
  58
  59 /* P1024 is lower end variant of P1020 */
  60 #elif defined(CONFIG_ARCH_P1024)
  61 #define CONFIG_TSECV2
  62
  63 /* P1025 is lower end variant of P1021 */
  64 #elif defined(CONFIG_ARCH_P1025)
  65 #define CONFIG_TSECV2
  66 #define QE_MURAM_SIZE                   0x6000UL
  67 #define MAX_QE_RISC                     1
  68 #define QE_NUM_OF_SNUM                  28
  69
  70 #elif defined(CONFIG_ARCH_P2020)
  71 #define CONFIG_SYS_FSL_SRIO_MAX_PORTS   2
  72 #define CONFIG_SYS_FSL_SRIO_OB_WIN_NUM  9
  73 #define CONFIG_SYS_FSL_SRIO_IB_WIN_NUM  5
  74 #define CONFIG_SYS_FSL_RMU
  75 #define CONFIG_SYS_FSL_SRIO_MSG_UNIT_NUM        2
  76
  77 #elif defined(CONFIG_ARCH_P2041) /* also supports P2040 */
  78 #define CONFIG_FSL_CORENET              /* Freescale CoreNet platform */
  79 #define CONFIG_SYS_FSL_NUM_CC_PLLS      2
  80 #define CONFIG_SYS_NUM_FMAN             1
  81 #define CONFIG_SYS_NUM_FM1_DTSEC        5
  82 #define CONFIG_SYS_NUM_FM1_10GEC        1
  83 #define CONFIG_SYS_FM_MURAM_SIZE        0x28000
  84 #define CONFIG_SYS_FSL_TBCLK_DIV        32
  85 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.2"
  86 #define CONFIG_SYS_FSL_USB1_PHY_ENABLE
  87 #define CONFIG_SYS_FSL_USB2_PHY_ENABLE
  88 #define CONFIG_SYS_FSL_USB_INTERNAL_UTMI_PHY
  89 #define CONFIG_SYS_FSL_SRIO_MAX_PORTS   2
  90 #define CONFIG_SYS_FSL_SRIO_OB_WIN_NUM  9
  91 #define CONFIG_SYS_FSL_SRIO_IB_WIN_NUM  5
  92 #define CONFIG_SYS_FSL_CORENET_SNOOPVEC_COREONLY 0xf0000000
  93
  94 #elif defined(CONFIG_ARCH_P3041)
  95 #define CONFIG_FSL_CORENET              /* Freescale CoreNet platform */
  96 #define CONFIG_SYS_FSL_NUM_CC_PLLS      2
  97 #define CONFIG_SYS_NUM_FMAN             1
  98 #define CONFIG_SYS_NUM_FM1_DTSEC        5
  99 #define CONFIG_SYS_NUM_FM1_10GEC        1
 100 #define CONFIG_SYS_FM_MURAM_SIZE        0x28000
 101 #define CONFIG_SYS_FSL_TBCLK_DIV        32
 102 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.2"
 103 #define CONFIG_SYS_FSL_USB1_PHY_ENABLE
 104 #define CONFIG_SYS_FSL_USB2_PHY_ENABLE
 105 #define CONFIG_SYS_FSL_USB_INTERNAL_UTMI_PHY
 106 #define CONFIG_SYS_FSL_SRIO_MAX_PORTS   2
 107 #define CONFIG_SYS_FSL_SRIO_OB_WIN_NUM  9
 108 #define CONFIG_SYS_FSL_SRIO_IB_WIN_NUM  5
 109 #define CONFIG_SYS_FSL_CORENET_SNOOPVEC_COREONLY 0xf0000000
 110
 111 #elif defined(CONFIG_ARCH_P4080) /* also supports P4040 */
 112 #define CONFIG_FSL_CORENET              /* Freescale CoreNet platform */
 113 #define CONFIG_SYS_FSL_NUM_CC_PLLS      4
 114 #define CONFIG_SYS_NUM_FMAN             2
 115 #define CONFIG_SYS_NUM_FM1_DTSEC        4
 116 #define CONFIG_SYS_NUM_FM2_DTSEC        4
 117 #define CONFIG_SYS_NUM_FM1_10GEC        1
 118 #define CONFIG_SYS_NUM_FM2_10GEC        1
 119 #define CONFIG_SYS_FM_MURAM_SIZE        0x28000
 120 #define CONFIG_SYS_FSL_TBCLK_DIV        16
 121 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,p4080-pcie"
 122 #define CONFIG_SYS_FSL_SRIO_MAX_PORTS   2
 123 #define CONFIG_SYS_FSL_SRIO_OB_WIN_NUM  9
 124 #define CONFIG_SYS_FSL_SRIO_IB_WIN_NUM  5
 125 #define CONFIG_SYS_FSL_RMU
 126 #define CONFIG_SYS_FSL_SRIO_MSG_UNIT_NUM        2
 127 #define CONFIG_SYS_FSL_CORENET_SNOOPVEC_COREONLY 0xff000000
 128
 129 #elif defined(CONFIG_ARCH_P5040)
 130 #define CONFIG_FSL_CORENET              /* Freescale CoreNet platform */
 131 #define CONFIG_SYS_FSL_NUM_CC_PLLS      3
 132 #define CONFIG_SYS_NUM_FMAN             2
 133 #define CONFIG_SYS_NUM_FM1_DTSEC        5
 134 #define CONFIG_SYS_NUM_FM1_10GEC        1
 135 #define CONFIG_SYS_NUM_FM2_DTSEC        5
 136 #define CONFIG_SYS_NUM_FM2_10GEC        1
 137 #define CONFIG_SYS_FM_MURAM_SIZE        0x28000
 138 #define CONFIG_SYS_FSL_TBCLK_DIV        16
 139 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.4"
 140 #define CONFIG_SYS_FSL_USB1_PHY_ENABLE
 141 #define CONFIG_SYS_FSL_USB2_PHY_ENABLE
 142 #define CONFIG_SYS_FSL_USB_INTERNAL_UTMI_PHY
 143 #define CONFIG_SYS_FSL_CORENET_SNOOPVEC_COREONLY 0xf0000000
 144
 145 #elif defined(CONFIG_ARCH_BSC9131)
 146 #define CONFIG_FSL_SDHC_V2_3
 147 #define CONFIG_TSECV2
 148 #define CONFIG_SYS_FSL_DSP_M2_RAM_ADDR  0xb0000000
 149 #define CONFIG_SYS_FSL_DSP_CCSRBAR_DEFAULT      0xff600000
 150 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   3
 151 #define CONFIG_ESDHC_HC_BLK_ADDR
 152
 153 #elif defined(CONFIG_ARCH_BSC9132)
 154 #define CONFIG_FSL_SDHC_V2_3
 155 #define CONFIG_TSECV2
 156 #define CONFIG_SYS_FSL_DSP_DDR_ADDR     0x40000000
 157 #define CONFIG_SYS_FSL_DSP_M2_RAM_ADDR  0xb0000000
 158 #define CONFIG_SYS_FSL_DSP_M3_RAM_ADDR  0xc0000000
 159 #define CONFIG_SYS_FSL_DSP_CCSRBAR_DEFAULT      0xff600000
 160 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   3
 161 #define CONFIG_SYS_FSL_ESDHC_P1010_BROKEN_SDCLK
 162 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.2"
 163 #define CONFIG_ESDHC_HC_BLK_ADDR
 164
 165 #elif defined(CONFIG_ARCH_T4240)
 166 #define CONFIG_FSL_CORENET              /* Freescale CoreNet platform */
 167 #define CONFIG_SYS_FSL_CORES_PER_CLUSTER 4
 168 #define CONFIG_SYS_FSL_QMAN_V3          /* QMAN version 3 */
 169 #ifdef CONFIG_ARCH_T4240
 170 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS   { 1, 1, 4 }
 171 #define CONFIG_SYS_NUM_FM1_DTSEC        8
 172 #define CONFIG_SYS_NUM_FM1_10GEC        2
 173 #define CONFIG_SYS_NUM_FM2_DTSEC        8
 174 #define CONFIG_SYS_NUM_FM2_10GEC        2
 175 #else
 176 #define CONFIG_SYS_NUM_FM1_DTSEC        6
 177 #define CONFIG_SYS_NUM_FM1_10GEC        1
 178 #define CONFIG_SYS_NUM_FM2_DTSEC        8
 179 #define CONFIG_SYS_NUM_FM2_10GEC        1
 180 #endif
 181 #define CONFIG_SYS_FSL_NUM_CC_PLLS      5
 182 #define CONFIG_SYS_FSL_SRDS_1
 183 #define CONFIG_SYS_FSL_SRDS_2
 184 #define CONFIG_SYS_FSL_SRDS_3
 185 #define CONFIG_SYS_FSL_SRDS_4
 186 #define CONFIG_SYS_NUM_FMAN             2
 187 #define CONFIG_SYS_PME_CLK              0
 188 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 189 #define CONFIG_SYS_FMAN_V3
 190 #define CONFIG_SYS_FM1_CLK              3
 191 #define CONFIG_SYS_FM2_CLK              3
 192 #define CONFIG_SYS_FM_MURAM_SIZE        0x60000
 193 #define CONFIG_SYS_FSL_TBCLK_DIV        16
 194 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v3.0"
 195 #define CONFIG_SYS_FSL_SRIO_MAX_PORTS   2
 196 #define CONFIG_SYS_FSL_SRIO_OB_WIN_NUM  9
 197 #define CONFIG_SYS_FSL_SRIO_IB_WIN_NUM  5
 198 #define CONFIG_SYS_FSL_SRIO_LIODN
 199 #define CONFIG_SYS_FSL_USB_DUAL_PHY_ENABLE
 200 #define CONFIG_SYS_FSL_USB_INTERNAL_UTMI_PHY
 201 #define CONFIG_SYS_FSL_PCI_VER_3_X
 202
 203 #elif defined(CONFIG_ARCH_B4860) || defined(CONFIG_ARCH_B4420)
 204 #define CONFIG_FSL_CORENET              /* Freescale CoreNet platform */
 205 #define CONFIG_SYS_FSL_QMAN_V3          /* QMAN version 3 */
 206 #define CONFIG_SYS_FSL_SRDS_1
 207 #define CONFIG_SYS_FSL_SRDS_2
 208 #define CONFIG_SYS_FSL_NUM_CC_PLLS      5
 209 #define CONFIG_SYS_NUM_FMAN             1
 210 #define CONFIG_SYS_FM1_CLK              0
 211 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   4
 212 #define CONFIG_SYS_FMAN_V3
 213 #define CONFIG_SYS_FM_MURAM_SIZE        0x60000
 214 #define CONFIG_SYS_FSL_TBCLK_DIV        16
 215 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.4"
 216 #define CONFIG_SYS_FSL_USB1_PHY_ENABLE
 217
 218 #ifdef CONFIG_ARCH_B4860
 219 #define CONFIG_SYS_FSL_CORES_PER_CLUSTER 4
 220 #define CONFIG_MAX_DSP_CPUS             12
 221 #define CONFIG_NUM_DSP_CPUS             6
 222 #define CONFIG_SYS_FSL_SRDS_NUM_PLLS    2
 223 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS   { 1, 4, 4, 4 }
 224 #define CONFIG_SYS_NUM_FM1_DTSEC        6
 225 #define CONFIG_SYS_NUM_FM1_10GEC        2
 226 #define CONFIG_SYS_FSL_SRIO_MAX_PORTS   2
 227 #define CONFIG_SYS_FSL_SRIO_OB_WIN_NUM  9
 228 #define CONFIG_SYS_FSL_SRIO_IB_WIN_NUM  5
 229 #define CONFIG_SYS_FSL_SRIO_LIODN
 230 #else
 231 #define CONFIG_MAX_DSP_CPUS             2
 232 #define CONFIG_SYS_FSL_SRDS_NUM_PLLS    1
 233 #define CONFIG_SYS_FSL_CORES_PER_CLUSTER 2
 234 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS   { 1, 4 }
 235 #define CONFIG_SYS_NUM_FM1_DTSEC        4
 236 #define CONFIG_SYS_NUM_FM1_10GEC        0
 237 #endif
 238
 239 #elif defined(CONFIG_ARCH_T1040) || defined(CONFIG_ARCH_T1042)
 240 #define CONFIG_FSL_CORENET              /* Freescale CoreNet platform */
 241 #define CONFIG_SYS_FSL_CORES_PER_CLUSTER 1
 242 #define CONFIG_SYS_FSL_QMAN_V3          /* QMAN version 3 */
 243 #define CONFIG_SYS_FSL_NUM_CC_PLLS      2
 244 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS   { 1, 1, 1, 1 }
 245 #define CONFIG_SYS_FSL_SRDS_1
 246 #define CONFIG_SYS_NUM_FMAN             1
 247 #define CONFIG_SYS_NUM_FM1_DTSEC        5
 248 #define CONFIG_PME_PLAT_CLK_DIV         2
 249 #define CONFIG_SYS_PME_CLK              CONFIG_PME_PLAT_CLK_DIV
 250 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 251 #define CONFIG_SYS_FMAN_V3
 252 #define CONFIG_FM_PLAT_CLK_DIV  1
 253 #define CONFIG_SYS_FM1_CLK              CONFIG_FM_PLAT_CLK_DIV
 254 #define CONFIG_SYS_FM_MURAM_SIZE        0x30000
 255 #define CONFIG_SYS_FSL_SINGLE_SOURCE_CLK
 256 #define CONFIG_SYS_FSL_TBCLK_DIV        16
 257 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.4"
 258 #define CONFIG_SYS_FSL_USB_DUAL_PHY_ENABLE
 259 #define CONFIG_SYS_FSL_USB_INTERNAL_UTMI_PHY
 260 #define ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 261 #define QE_MURAM_SIZE                   0x6000UL
 262 #define MAX_QE_RISC                     1
 263 #define QE_NUM_OF_SNUM                  28
 264
 265 #elif defined(CONFIG_ARCH_T1024)
 266 #define CONFIG_FSL_CORENET           /* Freescale CoreNet platform */
 267 #define CONFIG_SYS_FSL_CORES_PER_CLUSTER 1
 268 #define CONFIG_SYS_FSL_QMAN_V3   /* QMAN version 3 */
 269 #define CONFIG_SYS_FMAN_V3
 270 #define CONFIG_SYS_FSL_NUM_CC_PLL       2
 271 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS  { 1, 1, 1, 1 }
 272 #define CONFIG_SYS_FSL_SRDS_1
 273 #define CONFIG_SYS_NUM_FMAN             1
 274 #define CONFIG_SYS_NUM_FM1_DTSEC        4
 275 #define CONFIG_SYS_NUM_FM1_10GEC        1
 276 #define CONFIG_FSL_FM_10GEC_REGULAR_NOTATION
 277 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 278 #define CONFIG_SYS_FM1_CLK              0
 279 #define CONFIG_QBMAN_CLK_DIV            1
 280 #define CONFIG_SYS_FM_MURAM_SIZE        0x30000
 281 #define CONFIG_SYS_FSL_SINGLE_SOURCE_CLK
 282 #define CONFIG_SYS_FSL_TBCLK_DIV        16
 283 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v2.4"
 284 #define CONFIG_SYS_FSL_USB_DUAL_PHY_ENABLE
 285 #define CONFIG_SYS_FSL_USB_INTERNAL_UTMI_PHY
 286 #define ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 287 #define QE_MURAM_SIZE                   0x6000UL
 288 #define MAX_QE_RISC                     1
 289 #define QE_NUM_OF_SNUM                  28
 290
 291 #elif defined(CONFIG_ARCH_T2080)
 292 #define CONFIG_FSL_CORENET              /* Freescale CoreNet platform */
 293 #define CONFIG_SYS_FSL_CORES_PER_CLUSTER 4
 294 #define CONFIG_SYS_FSL_NUM_CC_PLLS      2
 295 #define CONFIG_SYS_FSL_QMAN_V3
 296 #define CONFIG_SYS_NUM_FMAN             1
 297 #define CONFIG_SYS_FSL_CLUSTER_CLOCKS   { 1, 4, 4, 4 }
 298 #define CONFIG_SYS_FSL_SRDS_1
 299 #define CONFIG_SYS_FSL_PCI_VER_3_X
 300 #if defined(CONFIG_ARCH_T2080)
 301 #define CONFIG_SYS_NUM_FM1_DTSEC        8
 302 #define CONFIG_SYS_NUM_FM1_10GEC        4
 303 #define CONFIG_SYS_FSL_SRDS_2
 304 #define CONFIG_SYS_FSL_SRIO_LIODN
 305 #define CONFIG_SYS_FSL_SRIO_MAX_PORTS   2
 306 #define CONFIG_SYS_FSL_SRIO_OB_WIN_NUM  9
 307 #define CONFIG_SYS_FSL_SRIO_IB_WIN_NUM  5
 308 #endif
 309 #define CONFIG_PME_PLAT_CLK_DIV         1
 310 #define CONFIG_SYS_PME_CLK              CONFIG_PME_PLAT_CLK_DIV
 311 #define CONFIG_SYS_FM1_CLK              0
 312 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 313 #define CONFIG_SYS_FMAN_V3
 314 #define CONFIG_SYS_FM_MURAM_SIZE        0x28000
 315 #define CONFIG_SYS_FSL_TBCLK_DIV        16
 316 #define CONFIG_SYS_FSL_PCIE_COMPAT      "fsl,qoriq-pcie-v3.0"
 317 #define CONFIG_SYS_FSL_USB_DUAL_PHY_ENABLE
 318 #define CONFIG_SYS_FSL_USB_INTERNAL_UTMI_PHY
 319 #define CONFIG_SYS_FSL_ISBC_VER         2
 320 #define ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 321
 322
 323 #elif defined(CONFIG_ARCH_C29X)
 324 #define CONFIG_FSL_SDHC_V2_3
 325 #define CONFIG_TSECV2_1
 326 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 327 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC   3
 328 #define CONFIG_SYS_FSL_SEC_IDX_OFFSET   0x20000
 329
 330 #endif
 331
 332 #if !defined(CONFIG_ARCH_C29X)
 333 #define CONFIG_SYS_FSL_MAX_NUM_OF_SEC   1
 334 #endif
 335
 336 #endif /* _ASM_MPC85xx_CONFIG_H_ */