arch/powerpc/include/asm/config_mpc85xx.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2011-2012 Freescale Semiconductor, Inc.
   4  */
   5
   6 #ifndef _ASM_MPC85xx_CONFIG_H_
   7 #define _ASM_MPC85xx_CONFIG_H_
   8
   9 /* SoC specific defines for Freescale MPC85xx (PQ3) and QorIQ processors */
  10
  11 #include <fsl_ddrc_version.h>
  12
  13 #if defined(CONFIG_ARCH_MPC8548)
  14 #define CFG_SYS_FSL_SRIO_MAX_PORTS      1
  15 #define CFG_SYS_FSL_SRIO_OB_WIN_NUM     9
  16 #define CFG_SYS_FSL_SRIO_IB_WIN_NUM     5
  17 #define CFG_SYS_FSL_SRIO_MSG_UNIT_NUM   2
  18
  19 #elif defined(CONFIG_ARCH_P1010)
  20 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   4
  21
  22 #elif defined(CONFIG_ARCH_P1021)
  23 #define QE_MURAM_SIZE                   0x6000UL
  24 #define MAX_QE_RISC                     1
  25 #define QE_NUM_OF_SNUM                  28
  26
  27 #elif defined(CONFIG_ARCH_P1023)
  28 #define CFG_SYS_NUM_FMAN                1
  29 #define CFG_SYS_NUM_FM1_DTSEC   2
  30 #define CFG_SYS_QMAN_NUM_PORTALS        3
  31 #define CFG_SYS_BMAN_NUM_PORTALS        3
  32 #define CFG_SYS_FM_MURAM_SIZE   0x10000
  33
  34 /* P1025 is lower end variant of P1021 */
  35 #elif defined(CONFIG_ARCH_P1025)
  36 #define QE_MURAM_SIZE                   0x6000UL
  37 #define MAX_QE_RISC                     1
  38 #define QE_NUM_OF_SNUM                  28
  39
  40 #elif defined(CONFIG_ARCH_P2020)
  41 #define CFG_SYS_FSL_SRIO_MAX_PORTS      2
  42 #define CFG_SYS_FSL_SRIO_OB_WIN_NUM     9
  43 #define CFG_SYS_FSL_SRIO_IB_WIN_NUM     5
  44 #define CFG_SYS_FSL_SRIO_MSG_UNIT_NUM   2
  45
  46 #elif defined(CONFIG_ARCH_P2041) /* also supports P2040 */
  47 #define CFG_SYS_NUM_FMAN                1
  48 #define CFG_SYS_NUM_FM1_DTSEC   5
  49 #define CFG_SYS_NUM_FM1_10GEC   1
  50 #define CFG_SYS_FM_MURAM_SIZE   0x28000
  51 #define CFG_SYS_FSL_SRIO_MAX_PORTS      2
  52 #define CFG_SYS_FSL_SRIO_OB_WIN_NUM     9
  53 #define CFG_SYS_FSL_SRIO_IB_WIN_NUM     5
  54 #define CFG_SYS_FSL_CORENET_SNOOPVEC_COREONLY 0xf0000000
  55
  56 #elif defined(CONFIG_ARCH_P3041)
  57 #define CFG_SYS_NUM_FMAN                1
  58 #define CFG_SYS_NUM_FM1_DTSEC   5
  59 #define CFG_SYS_NUM_FM1_10GEC   1
  60 #define CFG_SYS_FM_MURAM_SIZE   0x28000
  61 #define CFG_SYS_FSL_SRIO_MAX_PORTS      2
  62 #define CFG_SYS_FSL_SRIO_OB_WIN_NUM     9
  63 #define CFG_SYS_FSL_SRIO_IB_WIN_NUM     5
  64 #define CFG_SYS_FSL_CORENET_SNOOPVEC_COREONLY 0xf0000000
  65
  66 #elif defined(CONFIG_ARCH_P4080) /* also supports P4040 */
  67 #define CFG_SYS_NUM_FMAN                2
  68 #define CFG_SYS_NUM_FM1_DTSEC   4
  69 #define CFG_SYS_NUM_FM2_DTSEC   4
  70 #define CFG_SYS_NUM_FM1_10GEC   1
  71 #define CFG_SYS_NUM_FM2_10GEC   1
  72 #define CFG_SYS_FM_MURAM_SIZE   0x28000
  73 #define CFG_SYS_FSL_SRIO_MAX_PORTS      2
  74 #define CFG_SYS_FSL_SRIO_OB_WIN_NUM     9
  75 #define CFG_SYS_FSL_SRIO_IB_WIN_NUM     5
  76 #define CFG_SYS_FSL_SRIO_MSG_UNIT_NUM   2
  77 #define CFG_SYS_FSL_CORENET_SNOOPVEC_COREONLY 0xff000000
  78
  79 #elif defined(CONFIG_ARCH_P5040)
  80 #define CFG_SYS_NUM_FMAN                2
  81 #define CFG_SYS_NUM_FM1_DTSEC   5
  82 #define CFG_SYS_NUM_FM1_10GEC   1
  83 #define CFG_SYS_NUM_FM2_DTSEC   5
  84 #define CFG_SYS_NUM_FM2_10GEC   1
  85 #define CFG_SYS_FM_MURAM_SIZE   0x28000
  86 #define CFG_SYS_FSL_CORENET_SNOOPVEC_COREONLY 0xf0000000
  87
  88 #elif defined(CONFIG_ARCH_BSC9131)
  89 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   3
  90
  91 #elif defined(CONFIG_ARCH_BSC9132)
  92 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   3
  93
  94 #elif defined(CONFIG_ARCH_T4240)
  95 #ifdef CONFIG_ARCH_T4240
  96 #define CFG_SYS_FSL_CLUSTER_CLOCKS   { 1, 1, 4 }
  97 #define CFG_SYS_NUM_FM1_DTSEC   8
  98 #define CFG_SYS_NUM_FM1_10GEC   2
  99 #define CFG_SYS_NUM_FM2_DTSEC   8
 100 #define CFG_SYS_NUM_FM2_10GEC   2
 101 #else
 102 #define CFG_SYS_NUM_FM1_DTSEC   6
 103 #define CFG_SYS_NUM_FM1_10GEC   1
 104 #define CFG_SYS_NUM_FM2_DTSEC   8
 105 #define CFG_SYS_NUM_FM2_10GEC   1
 106 #endif
 107 #define CONFIG_SYS_FSL_SRDS_1
 108 #define CONFIG_SYS_FSL_SRDS_2
 109 #define CFG_SYS_FSL_SRDS_3
 110 #define CFG_SYS_FSL_SRDS_4
 111 #define CFG_SYS_NUM_FMAN                2
 112 #define CFG_SYS_PME_CLK         0
 113 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 114 #define CFG_SYS_FM1_CLK         3
 115 #define CFG_SYS_FM2_CLK         3
 116 #define CFG_SYS_FM_MURAM_SIZE   0x60000
 117 #define CFG_SYS_FSL_SRIO_MAX_PORTS      2
 118 #define CFG_SYS_FSL_SRIO_OB_WIN_NUM     9
 119 #define CFG_SYS_FSL_SRIO_IB_WIN_NUM     5
 120
 121 #elif defined(CONFIG_ARCH_B4860) || defined(CONFIG_ARCH_B4420)
 122 #define CONFIG_SYS_FSL_SRDS_1
 123 #define CONFIG_SYS_FSL_SRDS_2
 124 #define CFG_SYS_NUM_FMAN                1
 125 #define CFG_SYS_FM1_CLK         0
 126 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   4
 127 #define CFG_SYS_FM_MURAM_SIZE   0x60000
 128
 129 #ifdef CONFIG_ARCH_B4860
 130 #define CFG_SYS_FSL_CLUSTER_CLOCKS      { 1, 4, 4, 4 }
 131 #define CFG_SYS_NUM_FM1_DTSEC   6
 132 #define CFG_SYS_NUM_FM1_10GEC   2
 133 #define CFG_SYS_FSL_SRIO_MAX_PORTS      2
 134 #define CFG_SYS_FSL_SRIO_OB_WIN_NUM     9
 135 #define CFG_SYS_FSL_SRIO_IB_WIN_NUM     5
 136 #else
 137 #define CFG_SYS_FSL_CLUSTER_CLOCKS      { 1, 4 }
 138 #define CFG_SYS_NUM_FM1_DTSEC   4
 139 #define CFG_SYS_NUM_FM1_10GEC   0
 140 #endif
 141
 142 #elif defined(CONFIG_ARCH_T1040) || defined(CONFIG_ARCH_T1042)
 143 #define CFG_SYS_FSL_CLUSTER_CLOCKS   { 1, 1, 1, 1 }
 144 #define CONFIG_SYS_FSL_SRDS_1
 145 #define CFG_SYS_NUM_FMAN                1
 146 #define CFG_SYS_NUM_FM1_DTSEC   5
 147 #define CFG_PME_PLAT_CLK_DIV            2
 148 #define CFG_SYS_PME_CLK         CFG_PME_PLAT_CLK_DIV
 149 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 150 #define CFG_FM_PLAT_CLK_DIV     1
 151 #define CFG_SYS_FM1_CLK         CFG_FM_PLAT_CLK_DIV
 152 #define CFG_SYS_FM_MURAM_SIZE   0x30000
 153 #define ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 154 #define QE_MURAM_SIZE                   0x6000UL
 155 #define MAX_QE_RISC                     1
 156 #define QE_NUM_OF_SNUM                  28
 157
 158 #elif defined(CONFIG_ARCH_T1024)
 159 #define CFG_SYS_FSL_CLUSTER_CLOCKS  { 1, 1, 1, 1 }
 160 #define CONFIG_SYS_FSL_SRDS_1
 161 #define CFG_SYS_NUM_FMAN                1
 162 #define CFG_SYS_NUM_FM1_DTSEC   4
 163 #define CFG_SYS_NUM_FM1_10GEC   1
 164 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 165 #define CFG_SYS_FM1_CLK         0
 166 #define CONFIG_QBMAN_CLK_DIV            1
 167 #define CFG_SYS_FM_MURAM_SIZE   0x30000
 168 #define ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 169 #define QE_MURAM_SIZE                   0x6000UL
 170 #define MAX_QE_RISC                     1
 171 #define QE_NUM_OF_SNUM                  28
 172
 173 #elif defined(CONFIG_ARCH_T2080)
 174 #define CFG_SYS_NUM_FMAN                1
 175 #define CFG_SYS_FSL_CLUSTER_CLOCKS      { 1, 4, 4, 4 }
 176 #define CONFIG_SYS_FSL_SRDS_1
 177 #if defined(CONFIG_ARCH_T2080)
 178 #define CFG_SYS_NUM_FM1_DTSEC   8
 179 #define CFG_SYS_NUM_FM1_10GEC   4
 180 #define CONFIG_SYS_FSL_SRDS_2
 181 #define CFG_SYS_FSL_SRIO_MAX_PORTS      2
 182 #define CFG_SYS_FSL_SRIO_OB_WIN_NUM     9
 183 #define CFG_SYS_FSL_SRIO_IB_WIN_NUM     5
 184 #endif
 185 #define CFG_PME_PLAT_CLK_DIV            1
 186 #define CFG_SYS_PME_CLK         CFG_PME_PLAT_CLK_DIV
 187 #define CFG_SYS_FM1_CLK         0
 188 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 189 #define CFG_SYS_FM_MURAM_SIZE   0x28000
 190 #define ESDHCI_QUIRK_BROKEN_TIMEOUT_VALUE
 191
 192
 193 #elif defined(CONFIG_ARCH_C29X)
 194 #define CONFIG_SYS_FSL_IFC_BANK_COUNT   8
 195 #define CFG_SYS_FSL_SEC_IDX_OFFSET      0x20000
 196
 197 #endif
 198
 199 #endif /* _ASM_MPC85xx_CONFIG_H_ */