arch/powerpc/cpu/ppc4xx/cpu_init.c

   1 /*
   2  * (C) Copyright 2000-2007
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <watchdog.h>
  26 #include <ppc4xx_enet.h>
  27 #include <asm/processor.h>
  28 #include <asm/gpio.h>
  29 #include <ppc4xx.h>
  30
  31 #if defined(CONFIG_405GP)  || defined(CONFIG_405EP)
  32 DECLARE_GLOBAL_DATA_PTR;
  33 #endif
  34
  35 #ifndef CONFIG_SYS_PLL_RECONFIG
  36 #define CONFIG_SYS_PLL_RECONFIG 0
  37 #endif
  38
  39 #if defined(CONFIG_440EPX) || \
  40     defined(CONFIG_460EX) || defined(CONFIG_460GT)
  41 static void reset_with_rli(void)
  42 {
  43         u32 reg;
  44
  45         /*
  46          * Set reload inhibit so configuration will persist across
  47          * processor resets
  48          */
  49         mfcpr(CPR0_ICFG, reg);
  50         reg |= CPR0_ICFG_RLI_MASK;
  51         mtcpr(CPR0_ICFG, reg);
  52
  53         /* Reset processor if configuration changed */
  54         __asm__ __volatile__ ("sync; isync");
  55         mtspr(SPRN_DBCR0, 0x20000000);
  56 }
  57 #endif
  58
  59 void reconfigure_pll(u32 new_cpu_freq)
  60 {
  61 #if defined(CONFIG_440EPX)
  62         int     reset_needed = 0;
  63         u32     reg, temp;
  64         u32     prbdv0, target_prbdv0,                          /* CLK_PRIMBD */
  65                 fwdva, target_fwdva, fwdvb, target_fwdvb,       /* CLK_PLLD */
  66                 fbdv, target_fbdv, lfbdv, target_lfbdv,
  67                 perdv0, target_perdv0,                          /* CLK_PERD */
  68                 spcid0, target_spcid0;                          /* CLK_SPCID */
  69
  70         /* Reconfigure clocks if necessary.
  71          * See PPC440EPx User's Manual, sections 8.2 and 14 */
  72         if (new_cpu_freq == 667) {
  73                 target_prbdv0 = 2;
  74                 target_fwdva = 2;
  75                 target_fwdvb = 4;
  76                 target_fbdv = 20;
  77                 target_lfbdv = 1;
  78                 target_perdv0 = 4;
  79                 target_spcid0 = 4;
  80
  81                 mfcpr(CPR0_PRIMBD0, reg);
  82                 temp = (reg & PRBDV_MASK) >> 24;
  83                 prbdv0 = temp ? temp : 8;
  84                 if (prbdv0 != target_prbdv0) {
  85                         reg &= ~PRBDV_MASK;
  86                         reg |= ((target_prbdv0 == 8 ? 0 : target_prbdv0) << 24);
  87                         mtcpr(CPR0_PRIMBD0, reg);
  88                         reset_needed = 1;
  89                 }
  90
  91                 mfcpr(CPR0_PLLD, reg);
  92
  93                 temp = (reg & PLLD_FWDVA_MASK) >> 16;
  94                 fwdva = temp ? temp : 16;
  95
  96                 temp = (reg & PLLD_FWDVB_MASK) >> 8;
  97                 fwdvb = temp ? temp : 8;
  98
  99                 temp = (reg & PLLD_FBDV_MASK) >> 24;
 100                 fbdv = temp ? temp : 32;
 101
 102                 temp = (reg & PLLD_LFBDV_MASK);
 103                 lfbdv = temp ? temp : 64;
 104
 105                 if (fwdva != target_fwdva || fbdv != target_fbdv || lfbdv != target_lfbdv) {
 106                         reg &= ~(PLLD_FWDVA_MASK | PLLD_FWDVB_MASK |
 107                                  PLLD_FBDV_MASK | PLLD_LFBDV_MASK);
 108                         reg |= ((target_fwdva == 16 ? 0 : target_fwdva) << 16) |
 109                                 ((target_fwdvb == 8 ? 0 : target_fwdvb) << 8) |
 110                                 ((target_fbdv == 32 ? 0 : target_fbdv) << 24) |
 111                                 (target_lfbdv == 64 ? 0 : target_lfbdv);
 112                         mtcpr(CPR0_PLLD, reg);
 113                         reset_needed = 1;
 114                 }
 115
 116                 mfcpr(CPR0_PERD, reg);
 117                 perdv0 = (reg & CPR0_PERD_PERDV0_MASK) >> 24;
 118                 if (perdv0 != target_perdv0) {
 119                         reg &= ~CPR0_PERD_PERDV0_MASK;
 120                         reg |= (target_perdv0 << 24);
 121                         mtcpr(CPR0_PERD, reg);
 122                         reset_needed = 1;
 123                 }
 124
 125                 mfcpr(CPR0_SPCID, reg);
 126                 temp = (reg & CPR0_SPCID_SPCIDV0_MASK) >> 24;
 127                 spcid0 = temp ? temp : 4;
 128                 if (spcid0 != target_spcid0) {
 129                         reg &= ~CPR0_SPCID_SPCIDV0_MASK;
 130                         reg |= ((target_spcid0 == 4 ? 0 : target_spcid0) << 24);
 131                         mtcpr(CPR0_SPCID, reg);
 132                         reset_needed = 1;
 133                 }
 134         }
 135
 136         /* Get current value of FWDVA.*/
 137         mfcpr(CPR0_PLLD, reg);
 138         temp = (reg & PLLD_FWDVA_MASK) >> 16;
 139
 140         /*
 141          * Check to see if FWDVA has been set to value of 1. if it has we must
 142          * modify it.
 143          */
 144         if (temp == 1) {
 145                 mfcpr(CPR0_PLLD, reg);
 146                 /* Get current value of fbdv.  */
 147                 temp = (reg & PLLD_FBDV_MASK) >> 24;
 148                 fbdv = temp ? temp : 32;
 149                 /* Get current value of lfbdv. */
 150                 temp = (reg & PLLD_LFBDV_MASK);
 151                 lfbdv = temp ? temp : 64;
 152                 /*
 153                  * Load register that contains current boot strapping option.
 154                  */
 155                 mfcpr(CPR0_ICFG, reg);
 156                 /* Shift strapping option into low 3 bits.*/
 157                 reg = (reg >> 28);
 158
 159                 if ((reg == BOOT_STRAP_OPTION_A) || (reg == BOOT_STRAP_OPTION_B) ||
 160                     (reg == BOOT_STRAP_OPTION_D) || (reg == BOOT_STRAP_OPTION_E)) {
 161                         /*
 162                          * Get current value of FWDVA. Assign current FWDVA to
 163                          * new FWDVB.
 164                          */
 165                         mfcpr(CPR0_PLLD, reg);
 166                         target_fwdvb = (reg & PLLD_FWDVA_MASK) >> 16;
 167                         fwdvb = target_fwdvb ? target_fwdvb : 8;
 168                         /*
 169                          * Get current value of FWDVB. Assign current FWDVB to
 170                          * new FWDVA.
 171                          */
 172                         target_fwdva = (reg & PLLD_FWDVB_MASK) >> 8;
 173                         fwdva = target_fwdva ? target_fwdva : 16;
 174                         /*
 175                          * Update CPR0_PLLD with switched FWDVA and FWDVB.
 176                          */
 177                         reg &= ~(PLLD_FWDVA_MASK | PLLD_FWDVB_MASK |
 178                                 PLLD_FBDV_MASK | PLLD_LFBDV_MASK);
 179                         reg |= ((fwdva == 16 ? 0 : fwdva) << 16) |
 180                                 ((fwdvb == 8 ? 0 : fwdvb) << 8) |
 181                                 ((fbdv == 32 ? 0 : fbdv) << 24) |
 182                                 (lfbdv == 64 ? 0 : lfbdv);
 183                         mtcpr(CPR0_PLLD, reg);
 184                         /* Acknowledge that a reset is required. */
 185                         reset_needed = 1;
 186                 }
 187         }
 188
 189         /* Now reset the CPU if needed */
 190         if (reset_needed)
 191                 reset_with_rli();
 192 #endif
 193
 194 #if defined(CONFIG_460EX) || defined(CONFIG_460GT)
 195         u32 reg;
 196
 197         /*
 198          * See "9.2.1.1 Booting with Option E" in the 460EX/GT
 199          * users manual
 200          */
 201         mfcpr(CPR0_PLLC, reg);
 202         if ((reg & (CPR0_PLLC_RST | CPR0_PLLC_ENG)) == CPR0_PLLC_RST) {
 203                 /*
 204                  * Set engage bit
 205                  */
 206                 reg = (reg & ~CPR0_PLLC_RST) | CPR0_PLLC_ENG;
 207                 mtcpr(CPR0_PLLC, reg);
 208
 209                 /* Now reset the CPU */
 210                 reset_with_rli();
 211         }
 212 #endif
 213 }
 214
 215 /*
 216  * Breath some life into the CPU...
 217  *
 218  * Reconfigure PLL if necessary,
 219  * set up the memory map,
 220  * initialize a bunch of registers
 221  */
 222 void
 223 cpu_init_f (void)
 224 {
 225 #if defined(CONFIG_WATCHDOG) || defined(CONFIG_440GX) || defined(CONFIG_460EX)
 226         u32 val;
 227 #endif
 228
 229         reconfigure_pll(CONFIG_SYS_PLL_RECONFIG);
 230
 231 #if (defined(CONFIG_405EP) || defined (CONFIG_405EX)) && !defined(CONFIG_SYS_4xx_GPIO_TABLE)
 232         /*
 233          * GPIO0 setup (select GPIO or alternate function)
 234          */
 235 #if defined(CONFIG_SYS_GPIO0_OR)
 236         out32(GPIO0_OR, CONFIG_SYS_GPIO0_OR);           /* set initial state of output pins     */
 237 #endif
 238 #if defined(CONFIG_SYS_GPIO0_ODR)
 239         out32(GPIO0_ODR, CONFIG_SYS_GPIO0_ODR); /* open-drain select                    */
 240 #endif
 241         out32(GPIO0_OSRH, CONFIG_SYS_GPIO0_OSRH);       /* output select                        */
 242         out32(GPIO0_OSRL, CONFIG_SYS_GPIO0_OSRL);
 243         out32(GPIO0_ISR1H, CONFIG_SYS_GPIO0_ISR1H);     /* input select                         */
 244         out32(GPIO0_ISR1L, CONFIG_SYS_GPIO0_ISR1L);
 245         out32(GPIO0_TSRH, CONFIG_SYS_GPIO0_TSRH);       /* three-state select                   */
 246         out32(GPIO0_TSRL, CONFIG_SYS_GPIO0_TSRL);
 247 #if defined(CONFIG_SYS_GPIO0_ISR2H)
 248         out32(GPIO0_ISR2H, CONFIG_SYS_GPIO0_ISR2H);
 249         out32(GPIO0_ISR2L, CONFIG_SYS_GPIO0_ISR2L);
 250 #endif
 251 #if defined (CONFIG_SYS_GPIO0_TCR)
 252         out32(GPIO0_TCR, CONFIG_SYS_GPIO0_TCR); /* enable output driver for outputs     */
 253 #endif
 254 #endif /* CONFIG_405EP ... && !CONFIG_SYS_4xx_GPIO_TABLE */
 255
 256 #if defined (CONFIG_405EP)
 257         /*
 258          * Set EMAC noise filter bits
 259          */
 260         mtdcr(CPC0_EPCTL, CPC0_EPRCSR_E0NFE | CPC0_EPRCSR_E1NFE);
 261 #endif /* CONFIG_405EP */
 262
 263 #if defined(CONFIG_SYS_4xx_GPIO_TABLE)
 264         gpio_set_chip_configuration();
 265 #endif /* CONFIG_SYS_4xx_GPIO_TABLE */
 266
 267         /*
 268          * External Bus Controller (EBC) Setup
 269          */
 270 #if (defined(CONFIG_SYS_EBC_PB0AP) && defined(CONFIG_SYS_EBC_PB0CR))
 271 #if (defined(CONFIG_405GP) || defined(CONFIG_405CR) || \
 272      defined(CONFIG_405EP) || defined(CONFIG_405EZ) || \
 273      defined(CONFIG_405EX) || defined(CONFIG_405))
 274         /*
 275          * Move the next instructions into icache, since these modify the flash
 276          * we are running from!
 277          */
 278         asm volatile("  bl      0f"             ::: "lr");
 279         asm volatile("0:        mflr    3"              ::: "r3");
 280         asm volatile("  addi    4, 0, 14"       ::: "r4");
 281         asm volatile("  mtctr   4"              ::: "ctr");
 282         asm volatile("1:        icbt    0, 3");
 283         asm volatile("  addi    3, 3, 32"       ::: "r3");
 284         asm volatile("  bdnz    1b"             ::: "ctr", "cr0");
 285         asm volatile("  addis   3, 0, 0x0"      ::: "r3");
 286         asm volatile("  ori     3, 3, 0xA000"   ::: "r3");
 287         asm volatile("  mtctr   3"              ::: "ctr");
 288         asm volatile("2:        bdnz    2b"             ::: "ctr", "cr0");
 289 #endif
 290
 291         mtebc(PB0AP, CONFIG_SYS_EBC_PB0AP);
 292         mtebc(PB0CR, CONFIG_SYS_EBC_PB0CR);
 293 #endif
 294
 295 #if (defined(CONFIG_SYS_EBC_PB1AP) && defined(CONFIG_SYS_EBC_PB1CR) && !(CONFIG_SYS_INIT_DCACHE_CS == 1))
 296         mtebc(PB1AP, CONFIG_SYS_EBC_PB1AP);
 297         mtebc(PB1CR, CONFIG_SYS_EBC_PB1CR);
 298 #endif
 299
 300 #if (defined(CONFIG_SYS_EBC_PB2AP) && defined(CONFIG_SYS_EBC_PB2CR) && !(CONFIG_SYS_INIT_DCACHE_CS == 2))
 301         mtebc(PB2AP, CONFIG_SYS_EBC_PB2AP);
 302         mtebc(PB2CR, CONFIG_SYS_EBC_PB2CR);
 303 #endif
 304
 305 #if (defined(CONFIG_SYS_EBC_PB3AP) && defined(CONFIG_SYS_EBC_PB3CR) && !(CONFIG_SYS_INIT_DCACHE_CS == 3))
 306         mtebc(PB3AP, CONFIG_SYS_EBC_PB3AP);
 307         mtebc(PB3CR, CONFIG_SYS_EBC_PB3CR);
 308 #endif
 309
 310 #if (defined(CONFIG_SYS_EBC_PB4AP) && defined(CONFIG_SYS_EBC_PB4CR) && !(CONFIG_SYS_INIT_DCACHE_CS == 4))
 311         mtebc(PB4AP, CONFIG_SYS_EBC_PB4AP);
 312         mtebc(PB4CR, CONFIG_SYS_EBC_PB4CR);
 313 #endif
 314
 315 #if (defined(CONFIG_SYS_EBC_PB5AP) && defined(CONFIG_SYS_EBC_PB5CR) && !(CONFIG_SYS_INIT_DCACHE_CS == 5))
 316         mtebc(PB5AP, CONFIG_SYS_EBC_PB5AP);
 317         mtebc(PB5CR, CONFIG_SYS_EBC_PB5CR);
 318 #endif
 319
 320 #if (defined(CONFIG_SYS_EBC_PB6AP) && defined(CONFIG_SYS_EBC_PB6CR) && !(CONFIG_SYS_INIT_DCACHE_CS == 6))
 321         mtebc(PB6AP, CONFIG_SYS_EBC_PB6AP);
 322         mtebc(PB6CR, CONFIG_SYS_EBC_PB6CR);
 323 #endif
 324
 325 #if (defined(CONFIG_SYS_EBC_PB7AP) && defined(CONFIG_SYS_EBC_PB7CR) && !(CONFIG_SYS_INIT_DCACHE_CS == 7))
 326         mtebc(PB7AP, CONFIG_SYS_EBC_PB7AP);
 327         mtebc(PB7CR, CONFIG_SYS_EBC_PB7CR);
 328 #endif
 329
 330 #if defined (CONFIG_SYS_EBC_CFG)
 331         mtebc(EBC0_CFG, CONFIG_SYS_EBC_CFG);
 332 #endif
 333
 334 #if defined(CONFIG_WATCHDOG)
 335         val = mfspr(tcr);
 336 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 337         val |= 0xb8000000;      /* generate system reset after 1.34 seconds */
 338 #elif defined(CONFIG_440EPX)
 339         val |= 0xb0000000;      /* generate system reset after 1.34 seconds */
 340 #else
 341         val |= 0xf0000000;      /* generate system reset after 2.684 seconds */
 342 #endif
 343 #if defined(CONFIG_SYS_4xx_RESET_TYPE)
 344         val &= ~0x30000000;                     /* clear WRC bits */
 345         val |= CONFIG_SYS_4xx_RESET_TYPE << 28; /* set board specific WRC type */
 346 #endif
 347         mtspr(tcr, val);
 348
 349         val = mfspr(tsr);
 350         val |= 0x80000000;      /* enable watchdog timer */
 351         mtspr(tsr, val);
 352
 353         reset_4xx_watchdog();
 354 #endif /* CONFIG_WATCHDOG */
 355
 356 #if defined(CONFIG_440GX)
 357         /* Take the GX out of compatibility mode
 358          * Travis Sawyer, 9 Mar 2004
 359          * NOTE: 440gx user manual inconsistency here
 360          *       Compatibility mode and Ethernet Clock select are not
 361          *       correct in the manual
 362          */
 363         mfsdr(SDR0_MFR, val);
 364         val &= ~0x10000000;
 365         mtsdr(SDR0_MFR,val);
 366 #endif /* CONFIG_440GX */
 367
 368 #if defined(CONFIG_460EX)
 369         /*
 370          * Set SDR0_AHB_CFG[A2P_INCR4] (bit 24) and
 371          * clear SDR0_AHB_CFG[A2P_PROT2] (bit 25) for a new 460EX errata
 372          * regarding concurrent use of AHB USB OTG, USB 2.0 host and SATA
 373          */
 374         mfsdr(SDR0_AHB_CFG, val);
 375         val |= 0x80;
 376         val &= ~0x40;
 377         mtsdr(SDR0_AHB_CFG, val);
 378         mfsdr(SDR0_USB2HOST_CFG, val);
 379         val &= ~0xf00;
 380         val |= 0x400;
 381         mtsdr(SDR0_USB2HOST_CFG, val);
 382 #endif /* CONFIG_460EX */
 383
 384 #if defined(CONFIG_405EX) || \
 385     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 386     defined(CONFIG_460EX) || defined(CONFIG_460GT)  || \
 387     defined(CONFIG_460SX)
 388         /*
 389          * Set PLB4 arbiter (Segment 0 and 1) to 4 deep pipeline read
 390          */
 391         mtdcr(PLB0_ACR, (mfdcr(PLB0_ACR) & ~PLB0_ACR_RDP_MASK) |
 392               PLB0_ACR_RDP_4DEEP);
 393         mtdcr(PLB1_ACR, (mfdcr(PLB1_ACR) & ~PLB1_ACR_RDP_MASK) |
 394               PLB1_ACR_RDP_4DEEP);
 395 #endif /* CONFIG_440SP/SPE || CONFIG_460EX/GT || CONFIG_405EX */
 396 }
 397
 398 /*
 399  * initialize higher level parts of CPU like time base and timers
 400  */
 401 int cpu_init_r (void)
 402 {
 403 #if defined(CONFIG_405GP)
 404         uint pvr = get_pvr();
 405
 406         /*
 407          * Set edge conditioning circuitry on PPC405GPr
 408          * for compatibility to existing PPC405GP designs.
 409          */
 410         if ((pvr & 0xfffffff0) == (PVR_405GPR_RB & 0xfffffff0)) {
 411                 mtdcr(CPC0_ECR, 0x60606000);
 412         }
 413 #endif  /* defined(CONFIG_405GP) */
 414
 415         return 0;
 416 }
 417
 418 #if defined(CONFIG_PCI) && \
 419         (defined(CONFIG_440EP) || defined(CONFIG_440EPX) || \
 420          defined(CONFIG_440GR) || defined(CONFIG_440GRX))
 421 /*
 422  * 440EP(x)/GR(x) PCI async/sync clocking restriction:
 423  *
 424  * In asynchronous PCI mode, the synchronous PCI clock must meet
 425  * certain requirements. The following equation describes the
 426  * relationship that must be maintained between the asynchronous PCI
 427  * clock and synchronous PCI clock. Select an appropriate PCI:PLB
 428  * ratio to maintain the relationship:
 429  *
 430  * AsyncPCIClk - 1MHz <= SyncPCIclock <= (2 * AsyncPCIClk) - 1MHz
 431  */
 432 static int ppc4xx_pci_sync_clock_ok(u32 sync, u32 async)
 433 {
 434         if (((async - 1000000) > sync) || (sync > ((2 * async) - 1000000)))
 435                 return 0;
 436         else
 437                 return 1;
 438 }
 439
 440 int ppc4xx_pci_sync_clock_config(u32 async)
 441 {
 442         sys_info_t sys_info;
 443         u32 sync;
 444         int div;
 445         u32 reg;
 446         u32 spcid_val[] = {
 447                 CPR0_SPCID_SPCIDV0_DIV1, CPR0_SPCID_SPCIDV0_DIV2,
 448                 CPR0_SPCID_SPCIDV0_DIV3, CPR0_SPCID_SPCIDV0_DIV4 };
 449
 450         get_sys_info(&sys_info);
 451         sync = sys_info.freqPCI;
 452
 453         /*
 454          * First check if the equation above is met
 455          */
 456         if (!ppc4xx_pci_sync_clock_ok(sync, async)) {
 457                 /*
 458                  * Reconfigure PCI sync clock to meet the equation.
 459                  * Start with highest possible PCI sync frequency
 460                  * (divider 1).
 461                  */
 462                 for (div = 1; div <= 4; div++) {
 463                         sync = sys_info.freqPLB / div;
 464                         if (ppc4xx_pci_sync_clock_ok(sync, async))
 465                             break;
 466                 }
 467
 468                 if (div <= 4) {
 469                         mtcpr(CPR0_SPCID, spcid_val[div]);
 470
 471                         mfcpr(CPR0_ICFG, reg);
 472                         reg |= CPR0_ICFG_RLI_MASK;
 473                         mtcpr(CPR0_ICFG, reg);
 474
 475                         /* do chip reset */
 476                         mtspr(SPRN_DBCR0, 0x20000000);
 477                 } else {
 478                         /* Impossible to configure the PCI sync clock */
 479                         return -1;
 480                 }
 481         }
 482
 483         return 0;
 484 }
 485 #endif