arch/powerpc/cpu/mpc85xx/start.S

   1 /*
   2  * Copyright 2004, 2007-2011 Freescale Semiconductor, Inc.
   3  * Copyright (C) 2003  Motorola,Inc.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /* U-Boot Startup Code for Motorola 85xx PowerPC based Embedded Boards
  25  *
  26  * The processor starts at 0xfffffffc and the code is first executed in the
  27  * last 4K page(0xfffff000-0xffffffff) in flash/rom.
  28  *
  29  */
  30
  31 #include <asm-offsets.h>
  32 #include <config.h>
  33 #include <mpc85xx.h>
  34 #include <version.h>
  35
  36 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  37
  38 #include <ppc_asm.tmpl>
  39 #include <ppc_defs.h>
  40
  41 #include <asm/cache.h>
  42 #include <asm/mmu.h>
  43
  44 #undef  MSR_KERNEL
  45 #define MSR_KERNEL ( MSR_ME )   /* Machine Check */
  46
  47 /*
  48  * Set up GOT: Global Offset Table
  49  *
  50  * Use r12 to access the GOT
  51  */
  52         START_GOT
  53         GOT_ENTRY(_GOT2_TABLE_)
  54         GOT_ENTRY(_FIXUP_TABLE_)
  55
  56 #ifndef CONFIG_NAND_SPL
  57         GOT_ENTRY(_start)
  58         GOT_ENTRY(_start_of_vectors)
  59         GOT_ENTRY(_end_of_vectors)
  60         GOT_ENTRY(transfer_to_handler)
  61 #endif
  62
  63         GOT_ENTRY(__init_end)
  64         GOT_ENTRY(__bss_end__)
  65         GOT_ENTRY(__bss_start)
  66         END_GOT
  67
  68 /*
  69  * e500 Startup -- after reset only the last 4KB of the effective
  70  * address space is mapped in the MMU L2 TLB1 Entry0. The .bootpg
  71  * section is located at THIS LAST page and basically does three
  72  * things: clear some registers, set up exception tables and
  73  * add more TLB entries for 'larger spaces'(e.g. the boot rom) to
  74  * continue the boot procedure.
  75
  76  * Once the boot rom is mapped by TLB entries we can proceed
  77  * with normal startup.
  78  *
  79  */
  80
  81         .section .bootpg,"ax"
  82         .globl _start_e500
  83
  84 _start_e500:
  85
  86 #if defined(CONFIG_SECURE_BOOT) && defined(CONFIG_E500MC)
  87         /* ISBC uses L2 as stack.
  88          * Disable L2 cache here so that u-boot can enable it later
  89          * as part of it's normal flow
  90         */
  91
  92         /* Check if L2 is enabled */
  93         mfspr   r3, SPRN_L2CSR0
  94         lis     r2, L2CSR0_L2E@h
  95         ori     r2, r2, L2CSR0_L2E@l
  96         and.    r4, r3, r2
  97         beq     l2_disabled
  98
  99         mfspr r3, SPRN_L2CSR0
 100         /* Flush L2 cache */
 101         lis     r2,(L2CSR0_L2FL)@h
 102         ori     r2, r2, (L2CSR0_L2FL)@l
 103         or      r3, r2, r3
 104         sync
 105         isync
 106         mtspr   SPRN_L2CSR0,r3
 107         isync
 108 1:
 109         mfspr r3, SPRN_L2CSR0
 110         and. r1, r3, r2
 111         bne 1b
 112
 113         mfspr r3, SPRN_L2CSR0
 114         lis r2, L2CSR0_L2E@h
 115         ori r2, r2, L2CSR0_L2E@l
 116         andc r4, r3, r2
 117         sync
 118         isync
 119         mtspr SPRN_L2CSR0,r4
 120         isync
 121
 122 l2_disabled:
 123 #endif
 124
 125 /* clear registers/arrays not reset by hardware */
 126
 127         /* L1 */
 128         li      r0,2
 129         mtspr   L1CSR0,r0       /* invalidate d-cache */
 130         mtspr   L1CSR1,r0       /* invalidate i-cache */
 131
 132         mfspr   r1,DBSR
 133         mtspr   DBSR,r1         /* Clear all valid bits */
 134
 135         /*
 136          *      Enable L1 Caches early
 137          *
 138          */
 139
 140 #if defined(CONFIG_E500MC) && defined(CONFIG_SYS_CACHE_STASHING)
 141         /* set stash id to (coreID) * 2 + 32 + L1 CT (0) */
 142         li      r2,(32 + 0)
 143         mtspr   L1CSR2,r2
 144 #endif
 145
 146         /* Enable/invalidate the I-Cache */
 147         lis     r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@h
 148         ori     r2,r2,(L1CSR1_ICFI|L1CSR1_ICLFR)@l
 149         mtspr   SPRN_L1CSR1,r2
 150 1:
 151         mfspr   r3,SPRN_L1CSR1
 152         and.    r1,r3,r2
 153         bne     1b
 154
 155         lis     r3,(L1CSR1_CPE|L1CSR1_ICE)@h
 156         ori     r3,r3,(L1CSR1_CPE|L1CSR1_ICE)@l
 157         mtspr   SPRN_L1CSR1,r3
 158         isync
 159 2:
 160         mfspr   r3,SPRN_L1CSR1
 161         andi.   r1,r3,L1CSR1_ICE@l
 162         beq     2b
 163
 164         /* Enable/invalidate the D-Cache */
 165         lis     r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@h
 166         ori     r2,r2,(L1CSR0_DCFI|L1CSR0_DCLFR)@l
 167         mtspr   SPRN_L1CSR0,r2
 168 1:
 169         mfspr   r3,SPRN_L1CSR0
 170         and.    r1,r3,r2
 171         bne     1b
 172
 173         lis     r3,(L1CSR0_CPE|L1CSR0_DCE)@h
 174         ori     r3,r3,(L1CSR0_CPE|L1CSR0_DCE)@l
 175         mtspr   SPRN_L1CSR0,r3
 176         isync
 177 2:
 178         mfspr   r3,SPRN_L1CSR0
 179         andi.   r1,r3,L1CSR0_DCE@l
 180         beq     2b
 181
 182         /* Setup interrupt vectors */
 183         lis     r1,CONFIG_SYS_MONITOR_BASE@h
 184         mtspr   IVPR,r1
 185
 186         li      r1,0x0100
 187         mtspr   IVOR0,r1        /* 0: Critical input */
 188         li      r1,0x0200
 189         mtspr   IVOR1,r1        /* 1: Machine check */
 190         li      r1,0x0300
 191         mtspr   IVOR2,r1        /* 2: Data storage */
 192         li      r1,0x0400
 193         mtspr   IVOR3,r1        /* 3: Instruction storage */
 194         li      r1,0x0500
 195         mtspr   IVOR4,r1        /* 4: External interrupt */
 196         li      r1,0x0600
 197         mtspr   IVOR5,r1        /* 5: Alignment */
 198         li      r1,0x0700
 199         mtspr   IVOR6,r1        /* 6: Program check */
 200         li      r1,0x0800
 201         mtspr   IVOR7,r1        /* 7: floating point unavailable */
 202         li      r1,0x0900
 203         mtspr   IVOR8,r1        /* 8: System call */
 204         /* 9: Auxiliary processor unavailable(unsupported) */
 205         li      r1,0x0a00
 206         mtspr   IVOR10,r1       /* 10: Decrementer */
 207         li      r1,0x0b00
 208         mtspr   IVOR11,r1       /* 11: Interval timer */
 209         li      r1,0x0c00
 210         mtspr   IVOR12,r1       /* 12: Watchdog timer */
 211         li      r1,0x0d00
 212         mtspr   IVOR13,r1       /* 13: Data TLB error */
 213         li      r1,0x0e00
 214         mtspr   IVOR14,r1       /* 14: Instruction TLB error */
 215         li      r1,0x0f00
 216         mtspr   IVOR15,r1       /* 15: Debug */
 217
 218         /* Clear and set up some registers. */
 219         li      r0,0x0000
 220         lis     r1,0xffff
 221         mtspr   DEC,r0                  /* prevent dec exceptions */
 222         mttbl   r0                      /* prevent fit & wdt exceptions */
 223         mttbu   r0
 224         mtspr   TSR,r1                  /* clear all timer exception status */
 225         mtspr   TCR,r0                  /* disable all */
 226         mtspr   ESR,r0                  /* clear exception syndrome register */
 227         mtspr   MCSR,r0                 /* machine check syndrome register */
 228         mtxer   r0                      /* clear integer exception register */
 229
 230 #ifdef CONFIG_SYS_BOOK3E_HV
 231         mtspr   MAS8,r0                 /* make sure MAS8 is clear */
 232 #endif
 233
 234         /* Enable Time Base and Select Time Base Clock */
 235         lis     r0,HID0_EMCP@h          /* Enable machine check */
 236 #if defined(CONFIG_ENABLE_36BIT_PHYS)
 237         ori     r0,r0,HID0_ENMAS7@l     /* Enable MAS7 */
 238 #endif
 239 #ifndef CONFIG_E500MC
 240         ori     r0,r0,HID0_TBEN@l       /* Enable Timebase */
 241 #endif
 242         mtspr   HID0,r0
 243
 244 #ifndef CONFIG_E500MC
 245         li      r0,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
 246         mfspr   r3,PVR
 247         andi.   r3,r3, 0xff
 248         cmpwi   r3,0x50@l       /* if we are rev 5.0 or greater set MBDD */
 249         blt 1f
 250         /* Set MBDD bit also */
 251         ori r0, r0, HID1_MBDD@l
 252 1:
 253         mtspr   HID1,r0
 254 #endif
 255
 256         /* Enable Branch Prediction */
 257 #if defined(CONFIG_BTB)
 258         lis     r0,BUCSR_ENABLE@h
 259         ori     r0,r0,BUCSR_ENABLE@l
 260         mtspr   SPRN_BUCSR,r0
 261 #endif
 262
 263 #if defined(CONFIG_SYS_INIT_DBCR)
 264         lis     r1,0xffff
 265         ori     r1,r1,0xffff
 266         mtspr   DBSR,r1                 /* Clear all status bits */
 267         lis     r0,CONFIG_SYS_INIT_DBCR@h       /* DBCR0[IDM] must be set */
 268         ori     r0,r0,CONFIG_SYS_INIT_DBCR@l
 269         mtspr   DBCR0,r0
 270 #endif
 271
 272 #ifdef CONFIG_MPC8569
 273 #define CONFIG_SYS_LBC_ADDR (CONFIG_SYS_CCSRBAR_DEFAULT + 0x5000)
 274 #define CONFIG_SYS_LBCR_ADDR (CONFIG_SYS_LBC_ADDR + 0xd0)
 275
 276         /* MPC8569 Rev.0 silcon needs to set bit 13 of LBCR to allow elBC to
 277          * use address space which is more than 12bits, and it must be done in
 278          * the 4K boot page. So we set this bit here.
 279          */
 280
 281         /* create a temp mapping TLB0[0] for LBCR  */
 282         lis     r6,FSL_BOOKE_MAS0(0, 0, 0)@h
 283         ori     r6,r6,FSL_BOOKE_MAS0(0, 0, 0)@l
 284
 285         lis     r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@h
 286         ori     r7,r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@l
 287
 288         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@h
 289         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@l
 290
 291         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 292                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 293         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 294                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 295
 296         mtspr   MAS0,r6
 297         mtspr   MAS1,r7
 298         mtspr   MAS2,r8
 299         mtspr   MAS3,r9
 300         isync
 301         msync
 302         tlbwe
 303
 304         /* Set LBCR register */
 305         lis     r4,CONFIG_SYS_LBCR_ADDR@h
 306         ori     r4,r4,CONFIG_SYS_LBCR_ADDR@l
 307
 308         lis     r5,CONFIG_SYS_LBC_LBCR@h
 309         ori     r5,r5,CONFIG_SYS_LBC_LBCR@l
 310         stw     r5,0(r4)
 311         isync
 312
 313         /* invalidate this temp TLB */
 314         lis     r4,CONFIG_SYS_LBC_ADDR@h
 315         ori     r4,r4,CONFIG_SYS_LBC_ADDR@l
 316         tlbivax 0,r4
 317         isync
 318
 319 #endif /* CONFIG_MPC8569 */
 320
 321 /*
 322  * Relocate CCSR, if necessary.  We relocate CCSR if (obviously) the default
 323  * location is not where we want it.  This typically happens on a 36-bit
 324  * system, where we want to move CCSR to near the top of 36-bit address space.
 325  *
 326  * To move CCSR, we create two temporary TLBs, one for the old location, and
 327  * another for the new location.  On CoreNet systems, we also need to create
 328  * a special, temporary LAW.
 329  *
 330  * As a general rule, TLB0 is used for short-term TLBs, and TLB1 is used for
 331  * long-term TLBs, so we use TLB0 here.
 332  */
 333 #if (CONFIG_SYS_CCSRBAR_DEFAULT != CONFIG_SYS_CCSRBAR_PHYS)
 334
 335 #if !defined(CONFIG_SYS_CCSRBAR_PHYS_HIGH) || !defined(CONFIG_SYS_CCSRBAR_PHYS_LOW)
 336 #error "CONFIG_SYS_CCSRBAR_PHYS_HIGH and CONFIG_SYS_CCSRBAR_PHYS_LOW) must be defined."
 337 #endif
 338
 339 purge_old_ccsr_tlb:
 340         lis     r8, CONFIG_SYS_CCSRBAR@h
 341         ori     r8, r8, CONFIG_SYS_CCSRBAR@l
 342         lis     r9, (CONFIG_SYS_CCSRBAR + 0x1000)@h
 343         ori     r9, r9, (CONFIG_SYS_CCSRBAR + 0x1000)@l
 344
 345         /*
 346          * In a multi-stage boot (e.g. NAND boot), a previous stage may have
 347          * created a TLB for CCSR, which will interfere with our relocation
 348          * code.  Since we're going to create a new TLB for CCSR anyway,
 349          * it should be safe to delete this old TLB here.  We have to search
 350          * for it, though.
 351          */
 352
 353         li      r1, 0
 354         mtspr   MAS6, r1        /* Search the current address space and PID */
 355         isync
 356         msync
 357         tlbsx   0, r8
 358         mfspr   r1, MAS1
 359         andis.  r2, r1, MAS1_VALID@h    /* Check for the Valid bit */
 360         beq     1f                      /* Skip if no TLB found */
 361
 362         rlwinm  r1, r1, 0, 1, 31        /* Clear Valid bit */
 363         mtspr   MAS1, r1
 364         isync
 365         msync
 366         tlbwe
 367 1:
 368
 369 create_ccsr_new_tlb:
 370         /*
 371          * Create a TLB for the new location of CCSR.  Register R8 is reserved
 372          * for the virtual address of this TLB (CONFIG_SYS_CCSRBAR).
 373          */
 374         lis     r0, FSL_BOOKE_MAS0(0, 0, 0)@h
 375         ori     r0, r0, FSL_BOOKE_MAS0(0, 0, 0)@l
 376         lis     r1, FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@h
 377         ori     r1, r1, FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@l
 378         lis     r2, FSL_BOOKE_MAS2(CONFIG_SYS_CCSRBAR, (MAS2_I|MAS2_G))@h
 379         ori     r2, r2, FSL_BOOKE_MAS2(CONFIG_SYS_CCSRBAR, (MAS2_I|MAS2_G))@l
 380         lis     r3, FSL_BOOKE_MAS3(CONFIG_SYS_CCSRBAR_PHYS_LOW, 0, (MAS3_SW|MAS3_SR))@h
 381         ori     r3, r3, FSL_BOOKE_MAS3(CONFIG_SYS_CCSRBAR_PHYS_LOW, 0, (MAS3_SW|MAS3_SR))@l
 382         lis     r7, CONFIG_SYS_CCSRBAR_PHYS_HIGH@h
 383         ori     r7, r7, CONFIG_SYS_CCSRBAR_PHYS_HIGH@l
 384         mtspr   MAS0, r0
 385         mtspr   MAS1, r1
 386         mtspr   MAS2, r2
 387         mtspr   MAS3, r3
 388         mtspr   MAS7, r7
 389         isync
 390         msync
 391         tlbwe
 392
 393         /*
 394          * Create a TLB for the current location of CCSR.  Register R9 is reserved
 395          * for the virtual address of this TLB (CONFIG_SYS_CCSRBAR + 0x1000).
 396          */
 397 create_ccsr_old_tlb:
 398         lis     r0, FSL_BOOKE_MAS0(0, 1, 0)@h
 399         ori     r0, r0, FSL_BOOKE_MAS0(0, 1, 0)@l
 400         lis     r2, FSL_BOOKE_MAS2(CONFIG_SYS_CCSRBAR + 0x1000, (MAS2_I|MAS2_G))@h
 401         ori     r2, r2, FSL_BOOKE_MAS2(CONFIG_SYS_CCSRBAR + 0x1000, (MAS2_I|MAS2_G))@l
 402         lis     r3, FSL_BOOKE_MAS3(CONFIG_SYS_CCSRBAR_DEFAULT, 0, (MAS3_SW|MAS3_SR))@h
 403         ori     r3, r3, FSL_BOOKE_MAS3(CONFIG_SYS_CCSRBAR_DEFAULT, 0, (MAS3_SW|MAS3_SR))@l
 404         li      r7, 0   /* The default CCSR address is always a 32-bit number */
 405         mtspr   MAS0, r0
 406         /* MAS1 is the same as above */
 407         mtspr   MAS2, r2
 408         mtspr   MAS3, r3
 409         mtspr   MAS7, r7
 410         isync
 411         msync
 412         tlbwe
 413
 414         /*
 415          * We have a TLB for what we think is the current (old) CCSR.  Let's
 416          * verify that, otherwise we won't be able to move it.
 417          * CONFIG_SYS_CCSRBAR_DEFAULT is always a 32-bit number, so we only
 418          * need to compare the lower 32 bits of CCSRBAR on CoreNet systems.
 419          */
 420 verify_old_ccsr:
 421         lis     r0, CONFIG_SYS_CCSRBAR_DEFAULT@h
 422         ori     r0, r0, CONFIG_SYS_CCSRBAR_DEFAULT@l
 423 #ifdef CONFIG_FSL_CORENET
 424         lwz     r1, 4(r9)               /* CCSRBARL */
 425 #else
 426         lwz     r1, 0(r9)               /* CCSRBAR, shifted right by 12 */
 427         slwi    r1, r1, 12
 428 #endif
 429
 430         cmpl    0, r0, r1
 431
 432         /*
 433          * If the value we read from CCSRBARL is not what we expect, then
 434          * enter an infinite loop.  This will at least allow a debugger to
 435          * halt execution and examine TLBs, etc.  There's no point in going
 436          * on.
 437          */
 438 infinite_debug_loop:
 439         bne     infinite_debug_loop
 440
 441 #ifdef CONFIG_FSL_CORENET
 442
 443 #define CCSR_LAWBARH0   (CONFIG_SYS_CCSRBAR + 0x1000)
 444 #define LAW_EN          0x80000000
 445 #define LAW_SIZE_4K     0xb
 446 #define CCSRBAR_LAWAR   (LAW_EN | (0x1e << 20) | LAW_SIZE_4K)
 447 #define CCSRAR_C        0x80000000      /* Commit */
 448
 449 create_temp_law:
 450         /*
 451          * On CoreNet systems, we create the temporary LAW using a special LAW
 452          * target ID of 0x1e.  LAWBARH is at offset 0xc00 in CCSR.
 453          */
 454         lis     r0, CONFIG_SYS_CCSRBAR_PHYS_HIGH@h
 455         ori     r0, r0, CONFIG_SYS_CCSRBAR_PHYS_HIGH@l
 456         lis     r1, CONFIG_SYS_CCSRBAR_PHYS_LOW@h
 457         ori     r1, r1, CONFIG_SYS_CCSRBAR_PHYS_LOW@l
 458         lis     r2, CCSRBAR_LAWAR@h
 459         ori     r2, r2, CCSRBAR_LAWAR@l
 460
 461         stw     r0, 0xc00(r9)   /* LAWBARH0 */
 462         stw     r1, 0xc04(r9)   /* LAWBARL0 */
 463         sync
 464         stw     r2, 0xc08(r9)   /* LAWAR0 */
 465
 466         /*
 467          * Read back from LAWAR to ensure the update is complete.  e500mc
 468          * cores also require an isync.
 469          */
 470         lwz     r0, 0xc08(r9)   /* LAWAR0 */
 471         isync
 472
 473         /*
 474          * Read the current CCSRBARH and CCSRBARL using load word instructions.
 475          * Follow this with an isync instruction. This forces any outstanding
 476          * accesses to configuration space to completion.
 477          */
 478 read_old_ccsrbar:
 479         lwz     r0, 0(r9)       /* CCSRBARH */
 480         lwz     r0, 4(r9)       /* CCSRBARL */
 481         isync
 482
 483         /*
 484          * Write the new values for CCSRBARH and CCSRBARL to their old
 485          * locations.  The CCSRBARH has a shadow register. When the CCSRBARH
 486          * has a new value written it loads a CCSRBARH shadow register. When
 487          * the CCSRBARL is written, the CCSRBARH shadow register contents
 488          * along with the CCSRBARL value are loaded into the CCSRBARH and
 489          * CCSRBARL registers, respectively.  Follow this with a sync
 490          * instruction.
 491          */
 492 write_new_ccsrbar:
 493         lis     r0, CONFIG_SYS_CCSRBAR_PHYS_HIGH@h
 494         ori     r0, r0, CONFIG_SYS_CCSRBAR_PHYS_HIGH@l
 495         lis     r1, CONFIG_SYS_CCSRBAR_PHYS_LOW@h
 496         ori     r1, r1, CONFIG_SYS_CCSRBAR_PHYS_LOW@l
 497         lis     r2, CCSRAR_C@h
 498         ori     r2, r2, CCSRAR_C@l
 499
 500         stw     r0, 0(r9)       /* Write to CCSRBARH */
 501         sync                    /* Make sure we write to CCSRBARH first */
 502         stw     r1, 4(r9)       /* Write to CCSRBARL */
 503         sync
 504
 505         /*
 506          * Write a 1 to the commit bit (C) of CCSRAR at the old location.
 507          * Follow this with a sync instruction.
 508          */
 509         stw     r2, 8(r9)
 510         sync
 511
 512         /* Delete the temporary LAW */
 513 delete_temp_law:
 514         li      r1, 0
 515         stw     r1, 0xc08(r8)
 516         sync
 517         stw     r1, 0xc00(r8)
 518         stw     r1, 0xc04(r8)
 519         sync
 520
 521 #else /* #ifdef CONFIG_FSL_CORENET */
 522
 523 write_new_ccsrbar:
 524         /*
 525          * Read the current value of CCSRBAR using a load word instruction
 526          * followed by an isync. This forces all accesses to configuration
 527          * space to complete.
 528          */
 529         sync
 530         lwz     r0, 0(r9)
 531         isync
 532
 533 /* CONFIG_SYS_CCSRBAR_PHYS right shifted by 12 */
 534 #define CCSRBAR_PHYS_RS12 ((CONFIG_SYS_CCSRBAR_PHYS_HIGH << 20) | \
 535                            (CONFIG_SYS_CCSRBAR_PHYS_LOW >> 12))
 536
 537         /* Write the new value to CCSRBAR. */
 538         lis     r0, CCSRBAR_PHYS_RS12@h
 539         ori     r0, r0, CCSRBAR_PHYS_RS12@l
 540         stw     r0, 0(r9)
 541         sync
 542
 543         /*
 544          * The manual says to perform a load of an address that does not
 545          * access configuration space or the on-chip SRAM using an existing TLB,
 546          * but that doesn't appear to be necessary.  We will do the isync,
 547          * though.
 548          */
 549         isync
 550
 551         /*
 552          * Read the contents of CCSRBAR from its new location, followed by
 553          * another isync.
 554          */
 555         lwz     r0, 0(r8)
 556         isync
 557
 558 #endif  /* #ifdef CONFIG_FSL_CORENET */
 559
 560         /* Delete the temporary TLBs */
 561 delete_temp_tlbs:
 562         lis     r0, FSL_BOOKE_MAS0(0, 0, 0)@h
 563         ori     r0, r0, FSL_BOOKE_MAS0(0, 0, 0)@l
 564         li      r1, 0
 565         lis     r2, FSL_BOOKE_MAS2(CONFIG_SYS_CCSRBAR, (MAS2_I|MAS2_G))@h
 566         ori     r2, r2, FSL_BOOKE_MAS2(CONFIG_SYS_CCSRBAR, (MAS2_I|MAS2_G))@l
 567         mtspr   MAS0, r0
 568         mtspr   MAS1, r1
 569         mtspr   MAS2, r2
 570         isync
 571         msync
 572         tlbwe
 573
 574         lis     r0, FSL_BOOKE_MAS0(0, 1, 0)@h
 575         ori     r0, r0, FSL_BOOKE_MAS0(0, 1, 0)@l
 576         lis     r2, FSL_BOOKE_MAS2(CONFIG_SYS_CCSRBAR + 0x1000, (MAS2_I|MAS2_G))@h
 577         ori     r2, r2, FSL_BOOKE_MAS2(CONFIG_SYS_CCSRBAR + 0x1000, (MAS2_I|MAS2_G))@l
 578         mtspr   MAS0, r0
 579         mtspr   MAS2, r2
 580         isync
 581         msync
 582         tlbwe
 583 #endif /* #if (CONFIG_SYS_CCSRBAR_DEFAULT != CONFIG_SYS_CCSRBAR_PHYS) */
 584
 585 create_init_ram_area:
 586         lis     r6,FSL_BOOKE_MAS0(1, 15, 0)@h
 587         ori     r6,r6,FSL_BOOKE_MAS0(1, 15, 0)@l
 588
 589 #if !defined(CONFIG_SYS_RAMBOOT) && !defined(CONFIG_SECURE_BOOT)
 590         /* create a temp mapping in AS=1 to the 4M boot window */
 591         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@h
 592         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@l
 593
 594         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE & 0xffc00000, (MAS2_I|MAS2_G))@h
 595         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE & 0xffc00000, (MAS2_I|MAS2_G))@l
 596
 597         /* The 85xx has the default boot window 0xff800000 - 0xffffffff */
 598         lis     r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 599         ori     r9,r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 600 #elif !defined(CONFIG_SYS_RAMBOOT) && defined(CONFIG_SECURE_BOOT)
 601         /* create a temp mapping in AS = 1 for Flash mapping
 602          * created by PBL for ISBC code
 603         */
 604         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@h
 605         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@l
 606
 607         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE, (MAS2_I|MAS2_G))@h
 608         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE, (MAS2_I|MAS2_G))@l
 609
 610         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_PBI_FLASH_WINDOW, 0,
 611                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 612         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_PBI_FLASH_WINDOW, 0,
 613                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 614 #else
 615         /*
 616          * create a temp mapping in AS=1 to the 1M CONFIG_SYS_MONITOR_BASE space, the main
 617          * image has been relocated to CONFIG_SYS_MONITOR_BASE on the second stage.
 618          */
 619         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@h
 620         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@l
 621
 622         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE, (MAS2_I|MAS2_G))@h
 623         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_MONITOR_BASE, (MAS2_I|MAS2_G))@l
 624
 625         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_MONITOR_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 626         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_MONITOR_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 627 #endif
 628
 629         mtspr   MAS0,r6
 630         mtspr   MAS1,r7
 631         mtspr   MAS2,r8
 632         mtspr   MAS3,r9
 633         isync
 634         msync
 635         tlbwe
 636
 637         /* create a temp mapping in AS=1 to the stack */
 638         lis     r6,FSL_BOOKE_MAS0(1, 14, 0)@h
 639         ori     r6,r6,FSL_BOOKE_MAS0(1, 14, 0)@l
 640
 641         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@h
 642         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@l
 643
 644         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@h
 645         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@l
 646
 647 #if defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW) && \
 648     defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH)
 649         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW, 0,
 650                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 651         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW, 0,
 652                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 653         li      r10,CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH
 654         mtspr   MAS7,r10
 655 #else
 656         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 657         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 658 #endif
 659
 660         mtspr   MAS0,r6
 661         mtspr   MAS1,r7
 662         mtspr   MAS2,r8
 663         mtspr   MAS3,r9
 664         isync
 665         msync
 666         tlbwe
 667
 668         lis     r6,MSR_IS|MSR_DS@h
 669         ori     r6,r6,MSR_IS|MSR_DS@l
 670         lis     r7,switch_as@h
 671         ori     r7,r7,switch_as@l
 672
 673         mtspr   SPRN_SRR0,r7
 674         mtspr   SPRN_SRR1,r6
 675         rfi
 676
 677 switch_as:
 678 /* L1 DCache is used for initial RAM */
 679
 680         /* Allocate Initial RAM in data cache.
 681          */
 682         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
 683         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
 684         mfspr   r2, L1CFG0
 685         andi.   r2, r2, 0x1ff
 686         /* cache size * 1024 / (2 * L1 line size) */
 687         slwi    r2, r2, (10 - 1 - L1_CACHE_SHIFT)
 688         mtctr   r2
 689         li      r0,0
 690 1:
 691         dcbz    r0,r3
 692         dcbtls  0,r0,r3
 693         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
 694         bdnz    1b
 695
 696         /* Jump out the last 4K page and continue to 'normal' start */
 697 #ifdef CONFIG_SYS_RAMBOOT
 698         b       _start_cont
 699 #else
 700         /* Calculate absolute address in FLASH and jump there           */
 701         /*--------------------------------------------------------------*/
 702         lis     r3,CONFIG_SYS_MONITOR_BASE@h
 703         ori     r3,r3,CONFIG_SYS_MONITOR_BASE@l
 704         addi    r3,r3,_start_cont - _start + _START_OFFSET
 705         mtlr    r3
 706         blr
 707 #endif
 708
 709         .text
 710         .globl  _start
 711 _start:
 712         .long   0x27051956              /* U-BOOT Magic Number */
 713         .globl  version_string
 714 version_string:
 715         .ascii U_BOOT_VERSION_STRING, "\0"
 716
 717         .align  4
 718         .globl  _start_cont
 719 _start_cont:
 720         /* Setup the stack in initial RAM,could be L2-as-SRAM or L1 dcache*/
 721         lis     r1,CONFIG_SYS_INIT_RAM_ADDR@h
 722         ori     r1,r1,CONFIG_SYS_INIT_SP_OFFSET@l
 723
 724         li      r0,0
 725         stwu    r0,-4(r1)
 726         stwu    r0,-4(r1)               /* Terminate call chain */
 727
 728         stwu    r1,-8(r1)               /* Save back chain and move SP */
 729         lis     r0,RESET_VECTOR@h       /* Address of reset vector */
 730         ori     r0,r0,RESET_VECTOR@l
 731         stwu    r1,-8(r1)               /* Save back chain and move SP */
 732         stw     r0,+12(r1)              /* Save return addr (underflow vect) */
 733
 734         GET_GOT
 735         bl      cpu_init_early_f
 736
 737         /* switch back to AS = 0 */
 738         lis     r3,(MSR_CE|MSR_ME|MSR_DE)@h
 739         ori     r3,r3,(MSR_CE|MSR_ME|MSR_DE)@l
 740         mtmsr   r3
 741         isync
 742
 743         bl      cpu_init_f
 744         bl      board_init_f
 745         isync
 746
 747         /* NOTREACHED - board_init_f() does not return */
 748
 749 #ifndef CONFIG_NAND_SPL
 750         . = EXC_OFF_SYS_RESET
 751         .globl  _start_of_vectors
 752 _start_of_vectors:
 753
 754 /* Critical input. */
 755         CRIT_EXCEPTION(0x0100, CriticalInput, CritcalInputException)
 756
 757 /* Machine check */
 758         MCK_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 759
 760 /* Data Storage exception. */
 761         STD_EXCEPTION(0x0300, DataStorage, UnknownException)
 762
 763 /* Instruction Storage exception. */
 764         STD_EXCEPTION(0x0400, InstStorage, UnknownException)
 765
 766 /* External Interrupt exception. */
 767         STD_EXCEPTION(0x0500, ExtInterrupt, ExtIntException)
 768
 769 /* Alignment exception. */
 770         . = 0x0600
 771 Alignment:
 772         EXCEPTION_PROLOG(SRR0, SRR1)
 773         mfspr   r4,DAR
 774         stw     r4,_DAR(r21)
 775         mfspr   r5,DSISR
 776         stw     r5,_DSISR(r21)
 777         addi    r3,r1,STACK_FRAME_OVERHEAD
 778         EXC_XFER_TEMPLATE(Alignment, AlignmentException, MSR_KERNEL, COPY_EE)
 779
 780 /* Program check exception */
 781         . = 0x0700
 782 ProgramCheck:
 783         EXCEPTION_PROLOG(SRR0, SRR1)
 784         addi    r3,r1,STACK_FRAME_OVERHEAD
 785         EXC_XFER_TEMPLATE(ProgramCheck, ProgramCheckException,
 786                 MSR_KERNEL, COPY_EE)
 787
 788         /* No FPU on MPC85xx.  This exception is not supposed to happen.
 789         */
 790         STD_EXCEPTION(0x0800, FPUnavailable, UnknownException)
 791
 792         . = 0x0900
 793 /*
 794  * r0 - SYSCALL number
 795  * r3-... arguments
 796  */
 797 SystemCall:
 798         addis   r11,r0,0        /* get functions table addr */
 799         ori     r11,r11,0       /* Note: this code is patched in trap_init */
 800         addis   r12,r0,0        /* get number of functions */
 801         ori     r12,r12,0
 802
 803         cmplw   0,r0,r12
 804         bge     1f
 805
 806         rlwinm  r0,r0,2,0,31    /* fn_addr = fn_tbl[r0] */
 807         add     r11,r11,r0
 808         lwz     r11,0(r11)
 809
 810         li      r20,0xd00-4     /* Get stack pointer */
 811         lwz     r12,0(r20)
 812         subi    r12,r12,12      /* Adjust stack pointer */
 813         li      r0,0xc00+_end_back-SystemCall
 814         cmplw   0,r0,r12        /* Check stack overflow */
 815         bgt     1f
 816         stw     r12,0(r20)
 817
 818         mflr    r0
 819         stw     r0,0(r12)
 820         mfspr   r0,SRR0
 821         stw     r0,4(r12)
 822         mfspr   r0,SRR1
 823         stw     r0,8(r12)
 824
 825         li      r12,0xc00+_back-SystemCall
 826         mtlr    r12
 827         mtspr   SRR0,r11
 828
 829 1:      SYNC
 830         rfi
 831 _back:
 832
 833         mfmsr   r11                     /* Disable interrupts */
 834         li      r12,0
 835         ori     r12,r12,MSR_EE
 836         andc    r11,r11,r12
 837         SYNC                            /* Some chip revs need this... */
 838         mtmsr   r11
 839         SYNC
 840
 841         li      r12,0xd00-4             /* restore regs */
 842         lwz     r12,0(r12)
 843
 844         lwz     r11,0(r12)
 845         mtlr    r11
 846         lwz     r11,4(r12)
 847         mtspr   SRR0,r11
 848         lwz     r11,8(r12)
 849         mtspr   SRR1,r11
 850
 851         addi    r12,r12,12              /* Adjust stack pointer */
 852         li      r20,0xd00-4
 853         stw     r12,0(r20)
 854
 855         SYNC
 856         rfi
 857 _end_back:
 858
 859         STD_EXCEPTION(0x0a00, Decrementer, timer_interrupt)
 860         STD_EXCEPTION(0x0b00, IntervalTimer, UnknownException)
 861         STD_EXCEPTION(0x0c00, WatchdogTimer, UnknownException)
 862
 863         STD_EXCEPTION(0x0d00, DataTLBError, UnknownException)
 864         STD_EXCEPTION(0x0e00, InstructionTLBError, UnknownException)
 865
 866         CRIT_EXCEPTION(0x0f00, DebugBreakpoint, DebugException )
 867
 868         .globl  _end_of_vectors
 869 _end_of_vectors:
 870
 871
 872         . = . + (0x100 - ( . & 0xff ))  /* align for debug */
 873
 874 /*
 875  * This code finishes saving the registers to the exception frame
 876  * and jumps to the appropriate handler for the exception.
 877  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 878  */
 879         .globl  transfer_to_handler
 880 transfer_to_handler:
 881         stw     r22,_NIP(r21)
 882         lis     r22,MSR_POW@h
 883         andc    r23,r23,r22
 884         stw     r23,_MSR(r21)
 885         SAVE_GPR(7, r21)
 886         SAVE_4GPRS(8, r21)
 887         SAVE_8GPRS(12, r21)
 888         SAVE_8GPRS(24, r21)
 889
 890         mflr    r23
 891         andi.   r24,r23,0x3f00          /* get vector offset */
 892         stw     r24,TRAP(r21)
 893         li      r22,0
 894         stw     r22,RESULT(r21)
 895         mtspr   SPRG2,r22               /* r1 is now kernel sp */
 896
 897         lwz     r24,0(r23)              /* virtual address of handler */
 898         lwz     r23,4(r23)              /* where to go when done */
 899         mtspr   SRR0,r24
 900         mtspr   SRR1,r20
 901         mtlr    r23
 902         SYNC
 903         rfi                             /* jump to handler, enable MMU */
 904
 905 int_return:
 906         mfmsr   r28             /* Disable interrupts */
 907         li      r4,0
 908         ori     r4,r4,MSR_EE
 909         andc    r28,r28,r4
 910         SYNC                    /* Some chip revs need this... */
 911         mtmsr   r28
 912         SYNC
 913         lwz     r2,_CTR(r1)
 914         lwz     r0,_LINK(r1)
 915         mtctr   r2
 916         mtlr    r0
 917         lwz     r2,_XER(r1)
 918         lwz     r0,_CCR(r1)
 919         mtspr   XER,r2
 920         mtcrf   0xFF,r0
 921         REST_10GPRS(3, r1)
 922         REST_10GPRS(13, r1)
 923         REST_8GPRS(23, r1)
 924         REST_GPR(31, r1)
 925         lwz     r2,_NIP(r1)     /* Restore environment */
 926         lwz     r0,_MSR(r1)
 927         mtspr   SRR0,r2
 928         mtspr   SRR1,r0
 929         lwz     r0,GPR0(r1)
 930         lwz     r2,GPR2(r1)
 931         lwz     r1,GPR1(r1)
 932         SYNC
 933         rfi
 934
 935 crit_return:
 936         mfmsr   r28             /* Disable interrupts */
 937         li      r4,0
 938         ori     r4,r4,MSR_EE
 939         andc    r28,r28,r4
 940         SYNC                    /* Some chip revs need this... */
 941         mtmsr   r28
 942         SYNC
 943         lwz     r2,_CTR(r1)
 944         lwz     r0,_LINK(r1)
 945         mtctr   r2
 946         mtlr    r0
 947         lwz     r2,_XER(r1)
 948         lwz     r0,_CCR(r1)
 949         mtspr   XER,r2
 950         mtcrf   0xFF,r0
 951         REST_10GPRS(3, r1)
 952         REST_10GPRS(13, r1)
 953         REST_8GPRS(23, r1)
 954         REST_GPR(31, r1)
 955         lwz     r2,_NIP(r1)     /* Restore environment */
 956         lwz     r0,_MSR(r1)
 957         mtspr   SPRN_CSRR0,r2
 958         mtspr   SPRN_CSRR1,r0
 959         lwz     r0,GPR0(r1)
 960         lwz     r2,GPR2(r1)
 961         lwz     r1,GPR1(r1)
 962         SYNC
 963         rfci
 964
 965 mck_return:
 966         mfmsr   r28             /* Disable interrupts */
 967         li      r4,0
 968         ori     r4,r4,MSR_EE
 969         andc    r28,r28,r4
 970         SYNC                    /* Some chip revs need this... */
 971         mtmsr   r28
 972         SYNC
 973         lwz     r2,_CTR(r1)
 974         lwz     r0,_LINK(r1)
 975         mtctr   r2
 976         mtlr    r0
 977         lwz     r2,_XER(r1)
 978         lwz     r0,_CCR(r1)
 979         mtspr   XER,r2
 980         mtcrf   0xFF,r0
 981         REST_10GPRS(3, r1)
 982         REST_10GPRS(13, r1)
 983         REST_8GPRS(23, r1)
 984         REST_GPR(31, r1)
 985         lwz     r2,_NIP(r1)     /* Restore environment */
 986         lwz     r0,_MSR(r1)
 987         mtspr   SPRN_MCSRR0,r2
 988         mtspr   SPRN_MCSRR1,r0
 989         lwz     r0,GPR0(r1)
 990         lwz     r2,GPR2(r1)
 991         lwz     r1,GPR1(r1)
 992         SYNC
 993         rfmci
 994
 995 /* Cache functions.
 996 */
 997 .globl flush_icache
 998 flush_icache:
 999 .globl invalidate_icache
1000 invalidate_icache:
1001         mfspr   r0,L1CSR1
1002         ori     r0,r0,L1CSR1_ICFI
1003         msync
1004         isync
1005         mtspr   L1CSR1,r0
1006         isync
1007         blr                             /* entire I cache */
1008
1009 .globl invalidate_dcache
1010 invalidate_dcache:
1011         mfspr   r0,L1CSR0
1012         ori     r0,r0,L1CSR0_DCFI
1013         msync
1014         isync
1015         mtspr   L1CSR0,r0
1016         isync
1017         blr
1018
1019         .globl  icache_enable
1020 icache_enable:
1021         mflr    r8
1022         bl      invalidate_icache
1023         mtlr    r8
1024         isync
1025         mfspr   r4,L1CSR1
1026         ori     r4,r4,0x0001
1027         oris    r4,r4,0x0001
1028         mtspr   L1CSR1,r4
1029         isync
1030         blr
1031
1032         .globl  icache_disable
1033 icache_disable:
1034         mfspr   r0,L1CSR1
1035         lis     r3,0
1036         ori     r3,r3,L1CSR1_ICE
1037         andc    r0,r0,r3
1038         mtspr   L1CSR1,r0
1039         isync
1040         blr
1041
1042         .globl  icache_status
1043 icache_status:
1044         mfspr   r3,L1CSR1
1045         andi.   r3,r3,L1CSR1_ICE
1046         blr
1047
1048         .globl  dcache_enable
1049 dcache_enable:
1050         mflr    r8
1051         bl      invalidate_dcache
1052         mtlr    r8
1053         isync
1054         mfspr   r0,L1CSR0
1055         ori     r0,r0,0x0001
1056         oris    r0,r0,0x0001
1057         msync
1058         isync
1059         mtspr   L1CSR0,r0
1060         isync
1061         blr
1062
1063         .globl  dcache_disable
1064 dcache_disable:
1065         mfspr   r3,L1CSR0
1066         lis     r4,0
1067         ori     r4,r4,L1CSR0_DCE
1068         andc    r3,r3,r4
1069         mtspr   L1CSR0,r3
1070         isync
1071         blr
1072
1073         .globl  dcache_status
1074 dcache_status:
1075         mfspr   r3,L1CSR0
1076         andi.   r3,r3,L1CSR0_DCE
1077         blr
1078
1079         .globl get_pir
1080 get_pir:
1081         mfspr   r3,PIR
1082         blr
1083
1084         .globl get_pvr
1085 get_pvr:
1086         mfspr   r3,PVR
1087         blr
1088
1089         .globl get_svr
1090 get_svr:
1091         mfspr   r3,SVR
1092         blr
1093
1094         .globl wr_tcr
1095 wr_tcr:
1096         mtspr   TCR,r3
1097         blr
1098
1099 /*------------------------------------------------------------------------------- */
1100 /* Function:     in8 */
1101 /* Description:  Input 8 bits */
1102 /*------------------------------------------------------------------------------- */
1103         .globl  in8
1104 in8:
1105         lbz     r3,0x0000(r3)
1106         blr
1107
1108 /*------------------------------------------------------------------------------- */
1109 /* Function:     out8 */
1110 /* Description:  Output 8 bits */
1111 /*------------------------------------------------------------------------------- */
1112         .globl  out8
1113 out8:
1114         stb     r4,0x0000(r3)
1115         sync
1116         blr
1117
1118 /*------------------------------------------------------------------------------- */
1119 /* Function:     out16 */
1120 /* Description:  Output 16 bits */
1121 /*------------------------------------------------------------------------------- */
1122         .globl  out16
1123 out16:
1124         sth     r4,0x0000(r3)
1125         sync
1126         blr
1127
1128 /*------------------------------------------------------------------------------- */
1129 /* Function:     out16r */
1130 /* Description:  Byte reverse and output 16 bits */
1131 /*------------------------------------------------------------------------------- */
1132         .globl  out16r
1133 out16r:
1134         sthbrx  r4,r0,r3
1135         sync
1136         blr
1137
1138 /*------------------------------------------------------------------------------- */
1139 /* Function:     out32 */
1140 /* Description:  Output 32 bits */
1141 /*------------------------------------------------------------------------------- */
1142         .globl  out32
1143 out32:
1144         stw     r4,0x0000(r3)
1145         sync
1146         blr
1147
1148 /*------------------------------------------------------------------------------- */
1149 /* Function:     out32r */
1150 /* Description:  Byte reverse and output 32 bits */
1151 /*------------------------------------------------------------------------------- */
1152         .globl  out32r
1153 out32r:
1154         stwbrx  r4,r0,r3
1155         sync
1156         blr
1157
1158 /*------------------------------------------------------------------------------- */
1159 /* Function:     in16 */
1160 /* Description:  Input 16 bits */
1161 /*------------------------------------------------------------------------------- */
1162         .globl  in16
1163 in16:
1164         lhz     r3,0x0000(r3)
1165         blr
1166
1167 /*------------------------------------------------------------------------------- */
1168 /* Function:     in16r */
1169 /* Description:  Input 16 bits and byte reverse */
1170 /*------------------------------------------------------------------------------- */
1171         .globl  in16r
1172 in16r:
1173         lhbrx   r3,r0,r3
1174         blr
1175
1176 /*------------------------------------------------------------------------------- */
1177 /* Function:     in32 */
1178 /* Description:  Input 32 bits */
1179 /*------------------------------------------------------------------------------- */
1180         .globl  in32
1181 in32:
1182         lwz     3,0x0000(3)
1183         blr
1184
1185 /*------------------------------------------------------------------------------- */
1186 /* Function:     in32r */
1187 /* Description:  Input 32 bits and byte reverse */
1188 /*------------------------------------------------------------------------------- */
1189         .globl  in32r
1190 in32r:
1191         lwbrx   r3,r0,r3
1192         blr
1193 #endif  /* !CONFIG_NAND_SPL */
1194
1195 /*------------------------------------------------------------------------------*/
1196
1197 /*
1198  * void write_tlb(mas0, mas1, mas2, mas3, mas7)
1199  */
1200         .globl  write_tlb
1201 write_tlb:
1202         mtspr   MAS0,r3
1203         mtspr   MAS1,r4
1204         mtspr   MAS2,r5
1205         mtspr   MAS3,r6
1206 #ifdef CONFIG_ENABLE_36BIT_PHYS
1207         mtspr   MAS7,r7
1208 #endif
1209         li      r3,0
1210 #ifdef CONFIG_SYS_BOOK3E_HV
1211         mtspr   MAS8,r3
1212 #endif
1213         isync
1214         tlbwe
1215         msync
1216         isync
1217         blr
1218
1219 /*
1220  * void relocate_code (addr_sp, gd, addr_moni)
1221  *
1222  * This "function" does not return, instead it continues in RAM
1223  * after relocating the monitor code.
1224  *
1225  * r3 = dest
1226  * r4 = src
1227  * r5 = length in bytes
1228  * r6 = cachelinesize
1229  */
1230         .globl  relocate_code
1231 relocate_code:
1232         mr      r1,r3           /* Set new stack pointer                */
1233         mr      r9,r4           /* Save copy of Init Data pointer       */
1234         mr      r10,r5          /* Save copy of Destination Address     */
1235
1236         GET_GOT
1237         mr      r3,r5                           /* Destination Address  */
1238         lis     r4,CONFIG_SYS_MONITOR_BASE@h            /* Source      Address  */
1239         ori     r4,r4,CONFIG_SYS_MONITOR_BASE@l
1240         lwz     r5,GOT(__init_end)
1241         sub     r5,r5,r4
1242         li      r6,CONFIG_SYS_CACHELINE_SIZE            /* Cache Line Size      */
1243
1244         /*
1245          * Fix GOT pointer:
1246          *
1247          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE) + Destination Address
1248          *
1249          * Offset:
1250          */
1251         sub     r15,r10,r4
1252
1253         /* First our own GOT */
1254         add     r12,r12,r15
1255         /* the the one used by the C code */
1256         add     r30,r30,r15
1257
1258         /*
1259          * Now relocate code
1260          */
1261
1262         cmplw   cr1,r3,r4
1263         addi    r0,r5,3
1264         srwi.   r0,r0,2
1265         beq     cr1,4f          /* In place copy is not necessary       */
1266         beq     7f              /* Protect against 0 count              */
1267         mtctr   r0
1268         bge     cr1,2f
1269
1270         la      r8,-4(r4)
1271         la      r7,-4(r3)
1272 1:      lwzu    r0,4(r8)
1273         stwu    r0,4(r7)
1274         bdnz    1b
1275         b       4f
1276
1277 2:      slwi    r0,r0,2
1278         add     r8,r4,r0
1279         add     r7,r3,r0
1280 3:      lwzu    r0,-4(r8)
1281         stwu    r0,-4(r7)
1282         bdnz    3b
1283
1284 /*
1285  * Now flush the cache: note that we must start from a cache aligned
1286  * address. Otherwise we might miss one cache line.
1287  */
1288 4:      cmpwi   r6,0
1289         add     r5,r3,r5
1290         beq     7f              /* Always flush prefetch queue in any case */
1291         subi    r0,r6,1
1292         andc    r3,r3,r0
1293         mr      r4,r3
1294 5:      dcbst   0,r4
1295         add     r4,r4,r6
1296         cmplw   r4,r5
1297         blt     5b
1298         sync                    /* Wait for all dcbst to complete on bus */
1299         mr      r4,r3
1300 6:      icbi    0,r4
1301         add     r4,r4,r6
1302         cmplw   r4,r5
1303         blt     6b
1304 7:      sync                    /* Wait for all icbi to complete on bus */
1305         isync
1306
1307         /*
1308          * Re-point the IVPR at RAM
1309          */
1310         mtspr   IVPR,r10
1311
1312 /*
1313  * We are done. Do not return, instead branch to second part of board
1314  * initialization, now running from RAM.
1315  */
1316
1317         addi    r0,r10,in_ram - _start + _START_OFFSET
1318         mtlr    r0
1319         blr                             /* NEVER RETURNS! */
1320         .globl  in_ram
1321 in_ram:
1322
1323         /*
1324          * Relocation Function, r12 point to got2+0x8000
1325          *
1326          * Adjust got2 pointers, no need to check for 0, this code
1327          * already puts a few entries in the table.
1328          */
1329         li      r0,__got2_entries@sectoff@l
1330         la      r3,GOT(_GOT2_TABLE_)
1331         lwz     r11,GOT(_GOT2_TABLE_)
1332         mtctr   r0
1333         sub     r11,r3,r11
1334         addi    r3,r3,-4
1335 1:      lwzu    r0,4(r3)
1336         cmpwi   r0,0
1337         beq-    2f
1338         add     r0,r0,r11
1339         stw     r0,0(r3)
1340 2:      bdnz    1b
1341
1342         /*
1343          * Now adjust the fixups and the pointers to the fixups
1344          * in case we need to move ourselves again.
1345          */
1346         li      r0,__fixup_entries@sectoff@l
1347         lwz     r3,GOT(_FIXUP_TABLE_)
1348         cmpwi   r0,0
1349         mtctr   r0
1350         addi    r3,r3,-4
1351         beq     4f
1352 3:      lwzu    r4,4(r3)
1353         lwzux   r0,r4,r11
1354         cmpwi   r0,0
1355         add     r0,r0,r11
1356         stw     r4,0(r3)
1357         beq-    5f
1358         stw     r0,0(r4)
1359 5:      bdnz    3b
1360 4:
1361 clear_bss:
1362         /*
1363          * Now clear BSS segment
1364          */
1365         lwz     r3,GOT(__bss_start)
1366         lwz     r4,GOT(__bss_end__)
1367
1368         cmplw   0,r3,r4
1369         beq     6f
1370
1371         li      r0,0
1372 5:
1373         stw     r0,0(r3)
1374         addi    r3,r3,4
1375         cmplw   0,r3,r4
1376         bne     5b
1377 6:
1378
1379         mr      r3,r9           /* Init Data pointer            */
1380         mr      r4,r10          /* Destination Address          */
1381         bl      board_init_r
1382
1383 #ifndef CONFIG_NAND_SPL
1384         /*
1385          * Copy exception vector code to low memory
1386          *
1387          * r3: dest_addr
1388          * r7: source address, r8: end address, r9: target address
1389          */
1390         .globl  trap_init
1391 trap_init:
1392         mflr    r4                      /* save link register           */
1393         GET_GOT
1394         lwz     r7,GOT(_start_of_vectors)
1395         lwz     r8,GOT(_end_of_vectors)
1396
1397         li      r9,0x100                /* reset vector always at 0x100 */
1398
1399         cmplw   0,r7,r8
1400         bgelr                           /* return if r7>=r8 - just in case */
1401 1:
1402         lwz     r0,0(r7)
1403         stw     r0,0(r9)
1404         addi    r7,r7,4
1405         addi    r9,r9,4
1406         cmplw   0,r7,r8
1407         bne     1b
1408
1409         /*
1410          * relocate `hdlr' and `int_return' entries
1411          */
1412         li      r7,.L_CriticalInput - _start + _START_OFFSET
1413         bl      trap_reloc
1414         li      r7,.L_MachineCheck - _start + _START_OFFSET
1415         bl      trap_reloc
1416         li      r7,.L_DataStorage - _start + _START_OFFSET
1417         bl      trap_reloc
1418         li      r7,.L_InstStorage - _start + _START_OFFSET
1419         bl      trap_reloc
1420         li      r7,.L_ExtInterrupt - _start + _START_OFFSET
1421         bl      trap_reloc
1422         li      r7,.L_Alignment - _start + _START_OFFSET
1423         bl      trap_reloc
1424         li      r7,.L_ProgramCheck - _start + _START_OFFSET
1425         bl      trap_reloc
1426         li      r7,.L_FPUnavailable - _start + _START_OFFSET
1427         bl      trap_reloc
1428         li      r7,.L_Decrementer - _start + _START_OFFSET
1429         bl      trap_reloc
1430         li      r7,.L_IntervalTimer - _start + _START_OFFSET
1431         li      r8,_end_of_vectors - _start + _START_OFFSET
1432 2:
1433         bl      trap_reloc
1434         addi    r7,r7,0x100             /* next exception vector        */
1435         cmplw   0,r7,r8
1436         blt     2b
1437
1438         lis     r7,0x0
1439         mtspr   IVPR,r7
1440
1441         mtlr    r4                      /* restore link register        */
1442         blr
1443
1444 .globl unlock_ram_in_cache
1445 unlock_ram_in_cache:
1446         /* invalidate the INIT_RAM section */
1447         lis     r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@h
1448         ori     r3,r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@l
1449         mfspr   r4,L1CFG0
1450         andi.   r4,r4,0x1ff
1451         slwi    r4,r4,(10 - 1 - L1_CACHE_SHIFT)
1452         mtctr   r4
1453 1:      dcbi    r0,r3
1454         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
1455         bdnz    1b
1456         sync
1457
1458         /* Invalidate the TLB entries for the cache */
1459         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
1460         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
1461         tlbivax 0,r3
1462         addi    r3,r3,0x1000
1463         tlbivax 0,r3
1464         addi    r3,r3,0x1000
1465         tlbivax 0,r3
1466         addi    r3,r3,0x1000
1467         tlbivax 0,r3
1468         isync
1469         blr
1470
1471 .globl flush_dcache
1472 flush_dcache:
1473         mfspr   r3,SPRN_L1CFG0
1474
1475         rlwinm  r5,r3,9,3       /* Extract cache block size */
1476         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1477                                  * are currently defined.
1478                                  */
1479         li      r4,32
1480         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1481                                  *      log2(number of ways)
1482                                  */
1483         slw     r5,r4,r5        /* r5 = cache block size */
1484
1485         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1486         mulli   r7,r7,13        /* An 8-way cache will require 13
1487                                  * loads per set.
1488                                  */
1489         slw     r7,r7,r6
1490
1491         /* save off HID0 and set DCFA */
1492         mfspr   r8,SPRN_HID0
1493         ori     r9,r8,HID0_DCFA@l
1494         mtspr   SPRN_HID0,r9
1495         isync
1496
1497         lis     r4,0
1498         mtctr   r7
1499
1500 1:      lwz     r3,0(r4)        /* Load... */
1501         add     r4,r4,r5
1502         bdnz    1b
1503
1504         msync
1505         lis     r4,0
1506         mtctr   r7
1507
1508 1:      dcbf    0,r4            /* ...and flush. */
1509         add     r4,r4,r5
1510         bdnz    1b
1511
1512         /* restore HID0 */
1513         mtspr   SPRN_HID0,r8
1514         isync
1515
1516         blr
1517
1518 .globl setup_ivors
1519 setup_ivors:
1520
1521 #include "fixed_ivor.S"
1522         blr
1523 #endif /* !CONFIG_NAND_SPL */