arch/powerpc/cpu/mpc85xx/p3060_serdes.c

   1 /*
   2  * Copyright 2011 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 #include <common.h>
  24 #include <asm/io.h>
  25 #include <asm/fsl_serdes.h>
  26 #include <asm/processor.h>
  27 #include <asm/io.h>
  28 #include "fsl_corenet_serdes.h"
  29
  30 static u8 serdes_cfg_tbl[][SRDS_MAX_LANES] = {
  31         [0x03] = {PCIE1, PCIE1, PCIE1, PCIE1, PCIE2, PCIE2, PCIE2, PCIE2,
  32                   SGMII_FM2_DTSEC4, SGMII_FM1_DTSEC4, SGMII_FM2_DTSEC1,
  33                   SGMII_FM1_DTSEC1, SGMII_FM2_DTSEC2, SGMII_FM1_DTSEC2,
  34                   NONE, NONE, AURORA, AURORA},
  35         [0x06] = {PCIE1, PCIE1, PCIE1, PCIE1, NONE, NONE, SGMII_FM2_DTSEC3,
  36                   SGMII_FM1_DTSEC3, SGMII_FM2_DTSEC4, SGMII_FM1_DTSEC4,
  37                   SGMII_FM2_DTSEC1, SGMII_FM1_DTSEC1, SGMII_FM2_DTSEC2,
  38                   SGMII_FM1_DTSEC2, NONE, NONE, AURORA, AURORA},
  39         [0x16] = {SRIO2, SRIO2, SRIO2, SRIO2, SRIO1, SRIO1, SRIO1, SRIO1,
  40                   AURORA, AURORA, SGMII_FM2_DTSEC1, SGMII_FM1_DTSEC1,
  41                   SGMII_FM2_DTSEC2, SGMII_FM1_DTSEC2, SGMII_FM2_DTSEC3,
  42                   SGMII_FM1_DTSEC3, SGMII_FM2_DTSEC4, SGMII_FM1_DTSEC4},
  43         [0x19] = {SRIO2, SRIO2, SRIO2, SRIO2, SRIO1, SRIO1, SRIO1, SRIO1,
  44                   AURORA, AURORA, PCIE2, PCIE2, PCIE2, PCIE2, SGMII_FM2_DTSEC3,
  45                   SGMII_FM1_DTSEC3, SGMII_FM2_DTSEC4, SGMII_FM1_DTSEC4},
  46         [0x1c] = {NONE, NONE, SRIO1, SRIO2,  NONE, NONE, NONE, NONE,
  47                   AURORA, AURORA, SGMII_FM2_DTSEC1, SGMII_FM1_DTSEC1,
  48                   SGMII_FM2_DTSEC2, SGMII_FM1_DTSEC2, SGMII_FM2_DTSEC3,
  49                   SGMII_FM1_DTSEC3, SGMII_FM2_DTSEC4, SGMII_FM1_DTSEC4},
  50 };
  51
  52 enum srds_prtcl serdes_get_prtcl(int cfg, int lane)
  53 {
  54         if (!serdes_lane_enabled(lane))
  55                 return NONE;
  56
  57         return serdes_cfg_tbl[cfg][lane];
  58 }
  59
  60 int is_serdes_prtcl_valid(u32 prtcl)
  61 {
  62         int i;
  63
  64         if (prtcl > ARRAY_SIZE(serdes_cfg_tbl))
  65                 return 0;
  66
  67         for (i = 0; i < SRDS_MAX_LANES; i++) {
  68                 if (serdes_cfg_tbl[prtcl][i] != NONE)
  69                         return 1;
  70         }
  71
  72         return 0;
  73 }
  74
  75 void soc_serdes_init(void)
  76 {
  77         /*
  78          * On the P3060 the devdisr2 register does not correctly reflect
  79          * the state of the MACs based on the RCW fields. So disable the MACs
  80          * based on the srds_prtcl and ec1, ec2, ec3 fields
  81          */
  82
  83         ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  84         u32 devdisr2 = in_be32(&gur->devdisr2);
  85         u32 rcwsr11 = in_be32(&gur->rcwsr[11]);
  86         u32 rcwsr13 = in_be32(&gur->rcwsr[13]);
  87         u32 ec1_ext, ec2_ext;
  88
  89         /* NOTE: Leave FM1-1,FM1-2 alone for MDIO access */
  90
  91         if (!is_serdes_configured(SGMII_FM1_DTSEC3))
  92                 devdisr2 |= FSL_CORENET_DEVDISR2_DTSEC1_3;
  93
  94         if (!is_serdes_configured(SGMII_FM1_DTSEC4))
  95                 devdisr2 |= FSL_CORENET_DEVDISR2_DTSEC1_4;
  96
  97         if (!is_serdes_configured(SGMII_FM2_DTSEC1))
  98                 devdisr2 |= FSL_CORENET_DEVDISR2_DTSEC2_1;
  99
 100         if (!is_serdes_configured(SGMII_FM2_DTSEC2))
 101                 devdisr2 |= FSL_CORENET_DEVDISR2_DTSEC2_2;
 102
 103         if (!is_serdes_configured(SGMII_FM2_DTSEC3))
 104                 devdisr2 |= FSL_CORENET_DEVDISR2_DTSEC2_3;
 105
 106         if (!is_serdes_configured(SGMII_FM2_DTSEC4))
 107                 devdisr2 |= FSL_CORENET_DEVDISR2_DTSEC2_4;
 108
 109         if ((rcwsr11 & FSL_CORENET_RCWSR11_EC2) ==
 110                 FSL_CORENET_RCWSR11_EC2_FM1_DTSEC2) {
 111                 devdisr2 &= ~FSL_CORENET_DEVDISR2_DTSEC1_2;
 112         }
 113
 114         if ((rcwsr11 & FSL_CORENET_RCWSR11_EC2) ==
 115                 FSL_CORENET_RCWSR11_EC2_FM2_DTSEC1) {
 116                 devdisr2 &= ~FSL_CORENET_DEVDISR2_DTSEC2_1;
 117         }
 118
 119         ec1_ext = rcwsr13 & FSL_CORENET_RCWSR13_EC1_EXT;
 120         if (ec1_ext) {
 121                 if ((ec1_ext == FSL_CORENET_RCWSR13_EC1_EXT_FM1_DTSEC4_RGMII) ||
 122                         (ec1_ext == FSL_CORENET_RCWSR13_EC1_EXT_FM1_DTSEC4_MII))
 123                         devdisr2 &= ~FSL_CORENET_DEVDISR2_DTSEC1_4;
 124         }
 125
 126         ec2_ext = rcwsr13 & FSL_CORENET_RCWSR13_EC2_EXT;
 127         if (ec2_ext) {
 128                 if ((ec2_ext == FSL_CORENET_RCWSR13_EC2_EXT_FM2_DTSEC4_RGMII) ||
 129                         (ec2_ext == FSL_CORENET_RCWSR13_EC2_EXT_FM2_DTSEC4_MII))
 130                         devdisr2 &= ~FSL_CORENET_DEVDISR2_DTSEC2_4;
 131         }
 132
 133         if ((rcwsr13 & FSL_CORENET_RCWSR13_EC3) ==
 134                 FSL_CORENET_RCWSR13_EC3_FM2_DTSEC4_MII)
 135                 devdisr2 &= ~FSL_CORENET_DEVDISR2_DTSEC2_4;
 136
 137         out_be32(&gur->devdisr2, devdisr2);
 138 }