arch/powerpc/cpu/mpc85xx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2004,2007-2011 Freescale Semiconductor, Inc.
   4  * (C) Copyright 2002, 2003 Motorola Inc.
   5  * Xianghua Xiao (X.Xiao@motorola.com)
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  */
  10
  11 #include <config.h>
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <clock_legacy.h>
  15 #include <display_options.h>
  16 #include <init.h>
  17 #include <irq_func.h>
  18 #include <log.h>
  19 #include <time.h>
  20 #include <vsprintf.h>
  21 #include <watchdog.h>
  22 #include <command.h>
  23 #include <fsl_esdhc.h>
  24 #include <asm/cache.h>
  25 #include <asm/global_data.h>
  26 #include <asm/io.h>
  27 #include <asm/mmu.h>
  28 #include <fsl_ifc.h>
  29 #include <asm/fsl_law.h>
  30 #include <asm/fsl_lbc.h>
  31 #include <post.h>
  32 #include <asm/processor.h>
  33 #include <fsl_ddr_sdram.h>
  34 #include <asm/ppc.h>
  35 #include <linux/delay.h>
  36
  37 DECLARE_GLOBAL_DATA_PTR;
  38
  39 /*
  40  * Default board reset function
  41  */
  42 static void
  43 __board_reset(void)
  44 {
  45         /* Do nothing */
  46 }
  47 void board_reset(void) __attribute__((weak, alias("__board_reset")));
  48
  49 int checkcpu (void)
  50 {
  51         sys_info_t sysinfo;
  52         uint pvr, svr;
  53         uint ver;
  54         uint major, minor;
  55         struct cpu_type *cpu;
  56         char buf1[32], buf2[32];
  57 #if defined(CONFIG_DYNAMIC_DDR_CLK_FREQ) || \
  58         defined(CONFIG_STATIC_DDR_CLK_FREQ) || defined(CONFIG_FSL_CORENET)
  59         ccsr_gur_t __iomem *gur =
  60                 (void __iomem *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  61 #endif
  62
  63         /*
  64          * Cornet platforms use ddr sync bit in RCW to indicate sync vs async
  65          * mode. Previous platform use ddr ratio to do the same. This
  66          * information is only for display here.
  67          */
  68 #ifdef CONFIG_FSL_CORENET
  69 #ifdef CONFIG_SYS_FSL_QORIQ_CHASSIS2
  70         u32 ddr_sync = 0;       /* only async mode is supported */
  71 #else
  72         u32 ddr_sync = ((gur->rcwsr[5]) & FSL_CORENET_RCWSR5_DDR_SYNC)
  73                 >> FSL_CORENET_RCWSR5_DDR_SYNC_SHIFT;
  74 #endif /* CONFIG_SYS_FSL_QORIQ_CHASSIS2 */
  75 #else   /* CONFIG_FSL_CORENET */
  76 #if defined(CONFIG_DYNAMIC_DDR_CLK_FREQ) || defined(CONFIG_STATIC_DDR_CLK_FREQ)
  77         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  78                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  79 #else
  80         u32 ddr_ratio = 0;
  81 #endif /* CONFIG_DYNAMIC_DDR_CLK_FREQ || CONFIG_STATIC_DDR_CLK_FREQ */
  82 #endif /* CONFIG_FSL_CORENET */
  83
  84         unsigned int i, core, nr_cores = cpu_numcores();
  85         u32 mask = cpu_mask();
  86
  87 #ifdef CONFIG_HETROGENOUS_CLUSTERS
  88         unsigned int j, dsp_core, dsp_numcores = cpu_num_dspcores();
  89         u32 dsp_mask = cpu_dsp_mask();
  90 #endif
  91
  92         svr = get_svr();
  93         major = SVR_MAJ(svr);
  94         minor = SVR_MIN(svr);
  95
  96 #if defined(CONFIG_SYS_FSL_QORIQ_CHASSIS2) && defined(CONFIG_E6500)
  97         if (SVR_SOC_VER(svr) == SVR_T4080) {
  98                 ccsr_rcpm_t *rcpm =
  99                         (void __iomem *)(CONFIG_SYS_FSL_CORENET_RCPM_ADDR);
 100
 101                 setbits_be32(&gur->devdisr2, FSL_CORENET_DEVDISR2_DTSEC1_6 ||
 102                              FSL_CORENET_DEVDISR2_DTSEC1_9);
 103                 setbits_be32(&gur->devdisr3, FSL_CORENET_DEVDISR3_PCIE3);
 104                 setbits_be32(&gur->devdisr5, FSL_CORENET_DEVDISR5_DDR3);
 105
 106                 /* It needs SW to disable core4~7 as HW design sake on T4080 */
 107                 for (i = 4; i < 8; i++)
 108                         cpu_disable(i);
 109
 110                 /* request core4~7 into PH20 state, prior to entering PCL10
 111                  * state, all cores in cluster should be placed in PH20 state.
 112                  */
 113                 setbits_be32(&rcpm->pcph20setr, 0xf0);
 114
 115                 /* put the 2nd cluster into PCL10 state */
 116                 setbits_be32(&rcpm->clpcl10setr, 1 << 1);
 117         }
 118 #endif
 119
 120         if (cpu_numcores() > 1) {
 121 #ifndef CONFIG_MP
 122                 puts("Unicore software on multiprocessor system!!\n"
 123                      "To enable mutlticore build define CONFIG_MP\n");
 124 #endif
 125                 volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC8xxx_PIC_ADDR);
 126                 printf("CPU%d:  ", pic->whoami);
 127         } else {
 128                 puts("CPU:   ");
 129         }
 130
 131         cpu = gd->arch.cpu;
 132
 133         puts(cpu->name);
 134         if (IS_E_PROCESSOR(svr))
 135                 puts("E");
 136
 137         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 138
 139         pvr = get_pvr();
 140         ver = PVR_VER(pvr);
 141         major = PVR_MAJ(pvr);
 142         minor = PVR_MIN(pvr);
 143
 144         printf("Core:  ");
 145         switch(ver) {
 146         case PVR_VER_E500_V1:
 147                 puts("e500v1");
 148                 break;
 149         case PVR_VER_E500_V2:
 150                 puts("e500v2");
 151                 break;
 152         case PVR_VER_E500MC:
 153                 puts("e500mc");
 154                 break;
 155         case PVR_VER_E5500:
 156                 puts("e5500");
 157                 break;
 158         case PVR_VER_E6500:
 159                 puts("e6500");
 160                 break;
 161         default:
 162                 puts("Unknown");
 163                 break;
 164         }
 165
 166         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 167
 168         if (nr_cores > CONFIG_MAX_CPUS) {
 169                 panic("\nUnexpected number of cores: %d, max is %d\n",
 170                         nr_cores, CONFIG_MAX_CPUS);
 171         }
 172
 173         get_sys_info(&sysinfo);
 174
 175 #ifdef CONFIG_SYS_FSL_SINGLE_SOURCE_CLK
 176         if (sysinfo.diff_sysclk == 1)
 177                 puts("Single Source Clock Configuration\n");
 178 #endif
 179
 180         puts("Clock Configuration:");
 181         for_each_cpu(i, core, nr_cores, mask) {
 182                 if (!(i & 3))
 183                         printf ("\n       ");
 184                 printf("CPU%d:%-4s MHz, ", core,
 185                         strmhz(buf1, sysinfo.freq_processor[core]));
 186         }
 187
 188 #ifdef CONFIG_HETROGENOUS_CLUSTERS
 189         for_each_cpu(j, dsp_core, dsp_numcores, dsp_mask) {
 190                 if (!(j & 3))
 191                         printf("\n       ");
 192                 printf("DSP CPU%d:%-4s MHz, ", j,
 193                        strmhz(buf1, sysinfo.freq_processor_dsp[dsp_core]));
 194         }
 195 #endif
 196
 197         printf("\n       CCB:%-4s MHz,", strmhz(buf1, sysinfo.freq_systembus));
 198         printf("\n");
 199
 200 #ifdef CONFIG_FSL_CORENET
 201         if (ddr_sync == 1) {
 202                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 203                         "(Synchronous), ",
 204                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 205                         strmhz(buf2, sysinfo.freq_ddrbus));
 206         } else {
 207                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 208                         "(Asynchronous), ",
 209                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 210                         strmhz(buf2, sysinfo.freq_ddrbus));
 211         }
 212 #else
 213         switch (ddr_ratio) {
 214         case 0x0:
 215                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 216                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 217                         strmhz(buf2, sysinfo.freq_ddrbus));
 218                 break;
 219         case 0x7:
 220                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 221                         "(Synchronous), ",
 222                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 223                         strmhz(buf2, sysinfo.freq_ddrbus));
 224                 break;
 225         default:
 226                 printf("       DDR:%-4s MHz (%s MT/s data rate) "
 227                         "(Asynchronous), ",
 228                         strmhz(buf1, sysinfo.freq_ddrbus/2),
 229                         strmhz(buf2, sysinfo.freq_ddrbus));
 230                 break;
 231         }
 232 #endif
 233
 234 #if defined(CONFIG_FSL_LBC)
 235         if (sysinfo.freq_localbus > LCRR_CLKDIV) {
 236                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 237         } else {
 238                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 239                        sysinfo.freq_localbus);
 240         }
 241 #endif
 242
 243 #if defined(CONFIG_FSL_IFC)
 244         printf("IFC:%-4s MHz\n", strmhz(buf1, sysinfo.freq_localbus));
 245 #endif
 246
 247 #ifdef CONFIG_QE
 248         printf("       QE:%-4s MHz\n", strmhz(buf1, sysinfo.freq_qe));
 249 #endif
 250
 251 #if defined(CONFIG_SYS_CPRI)
 252         printf("       ");
 253         printf("CPRI:%-4s MHz", strmhz(buf1, sysinfo.freq_cpri));
 254 #endif
 255
 256 #if defined(CONFIG_SYS_MAPLE)
 257         printf("\n       ");
 258         printf("MAPLE:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple));
 259         printf("MAPLE-ULB:%-4s MHz, ", strmhz(buf1, sysinfo.freq_maple_ulb));
 260         printf("MAPLE-eTVPE:%-4s MHz\n",
 261                strmhz(buf1, sysinfo.freq_maple_etvpe));
 262 #endif
 263
 264 #ifdef CONFIG_SYS_DPAA_FMAN
 265         for (i = 0; i < CONFIG_SYS_NUM_FMAN; i++) {
 266                 printf("       FMAN%d: %s MHz\n", i + 1,
 267                         strmhz(buf1, sysinfo.freq_fman[i]));
 268         }
 269 #endif
 270
 271 #ifdef CONFIG_SYS_DPAA_QBMAN
 272         printf("       QMAN:  %s MHz\n", strmhz(buf1, sysinfo.freq_qman));
 273 #endif
 274
 275 #ifdef CONFIG_SYS_DPAA_PME
 276         printf("       PME:   %s MHz\n", strmhz(buf1, sysinfo.freq_pme));
 277 #endif
 278
 279         puts("L1:    D-cache 32 KiB enabled\n       I-cache 32 KiB enabled\n");
 280
 281 #ifdef CONFIG_FSL_CORENET
 282         /* Display the RCW, so that no one gets confused as to what RCW
 283          * we're actually using for this boot.
 284          */
 285         puts("Reset Configuration Word (RCW):");
 286         for (i = 0; i < ARRAY_SIZE(gur->rcwsr); i++) {
 287                 u32 rcw = in_be32(&gur->rcwsr[i]);
 288
 289                 if ((i % 4) == 0)
 290                         printf("\n       %08x:", i * 4);
 291                 printf(" %08x", rcw);
 292         }
 293         puts("\n");
 294 #endif
 295
 296         return 0;
 297 }
 298
 299
 300 /* ------------------------------------------------------------------------- */
 301
 302 int do_reset(struct cmd_tbl *cmdtp, int flag, int argc, char *const argv[])
 303 {
 304 /* Everything after the first generation of PQ3 parts has RSTCR */
 305 #if defined(CONFIG_ARCH_MPC8540) || defined(CONFIG_ARCH_MPC8560)
 306         unsigned long val, msr;
 307
 308         /*
 309          * Initiate hard reset in debug control register DBCR0
 310          * Make sure MSR[DE] = 1.  This only resets the core.
 311          */
 312         msr = mfmsr ();
 313         msr |= MSR_DE;
 314         mtmsr (msr);
 315
 316         val = mfspr(DBCR0);
 317         val |= 0x70000000;
 318         mtspr(DBCR0,val);
 319 #else
 320         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 321
 322         /* Attempt board-specific reset */
 323         board_reset();
 324
 325         /* Next try asserting HRESET_REQ */
 326         out_be32(&gur->rstcr, 0x2);
 327         udelay(100);
 328 #endif
 329
 330         return 1;
 331 }
 332
 333
 334 /*
 335  * Get timebase clock frequency
 336  */
 337 #ifndef CONFIG_SYS_FSL_TBCLK_DIV
 338 #define CONFIG_SYS_FSL_TBCLK_DIV 8
 339 #endif
 340 __weak unsigned long get_tbclk(void)
 341 {
 342         unsigned long tbclk_div = CONFIG_SYS_FSL_TBCLK_DIV;
 343
 344         return (gd->bus_clk + (tbclk_div >> 1)) / tbclk_div;
 345 }
 346
 347
 348 #ifndef CONFIG_WDT
 349 #if defined(CONFIG_WATCHDOG)
 350 #define WATCHDOG_MASK (TCR_WP(63) | TCR_WRC(3) | TCR_WIE)
 351 void
 352 init_85xx_watchdog(void)
 353 {
 354         mtspr(SPRN_TCR, (mfspr(SPRN_TCR) & ~WATCHDOG_MASK) |
 355               TCR_WP(CONFIG_WATCHDOG_PRESC) | TCR_WRC(CONFIG_WATCHDOG_RC));
 356 }
 357
 358 void
 359 reset_85xx_watchdog(void)
 360 {
 361         /*
 362          * Clear TSR(WIS) bit by writing 1
 363          */
 364         mtspr(SPRN_TSR, TSR_WIS);
 365 }
 366
 367 void
 368 watchdog_reset(void)
 369 {
 370         int re_enable = disable_interrupts();
 371
 372         reset_85xx_watchdog();
 373         if (re_enable)
 374                 enable_interrupts();
 375 }
 376 #endif  /* CONFIG_WATCHDOG */
 377 #endif
 378
 379 /*
 380  * Initializes on-chip MMC controllers.
 381  * to override, implement board_mmc_init()
 382  */
 383 int cpu_mmc_init(struct bd_info *bis)
 384 {
 385 #ifdef CONFIG_FSL_ESDHC
 386         return fsl_esdhc_mmc_init(bis);
 387 #else
 388         return 0;
 389 #endif
 390 }
 391
 392 /*
 393  * Print out the state of various machine registers.
 394  * Currently prints out LAWs, BR0/OR0 for LBC, CSPR/CSOR/Timing
 395  * parameters for IFC and TLBs
 396  */
 397 void print_reginfo(void)
 398 {
 399         print_tlbcam();
 400 #ifdef CONFIG_FSL_LAW
 401         print_laws();
 402 #endif
 403 #if defined(CONFIG_FSL_LBC)
 404         print_lbc_regs();
 405 #endif
 406 #ifdef CONFIG_FSL_IFC
 407         print_ifc_regs();
 408 #endif
 409
 410 }
 411
 412 /* Common ddr init for non-corenet fsl 85xx platforms */
 413 #ifndef CONFIG_FSL_CORENET
 414 #if (defined(CONFIG_SYS_RAMBOOT) || defined(CONFIG_SPL)) && \
 415         !defined(CONFIG_SYS_INIT_L2_ADDR)
 416 int dram_init(void)
 417 {
 418 #if defined(CONFIG_SPD_EEPROM) || defined(CONFIG_DDR_SPD) || \
 419         defined(CONFIG_ARCH_QEMU_E500)
 420         gd->ram_size = fsl_ddr_sdram_size();
 421 #else
 422         gd->ram_size = (phys_size_t)CONFIG_SYS_SDRAM_SIZE * 1024 * 1024;
 423 #endif
 424
 425         return 0;
 426 }
 427 #else /* CONFIG_SYS_RAMBOOT */
 428 int dram_init(void)
 429 {
 430         phys_size_t dram_size = 0;
 431
 432 #if defined(CONFIG_SYS_FSL_ERRATUM_DDR_MSYNC_IN)
 433         {
 434                 ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
 435                 unsigned int x = 10;
 436                 unsigned int i;
 437
 438                 /*
 439                  * Work around to stabilize DDR DLL
 440                  */
 441                 out_be32(&gur->ddrdllcr, 0x81000000);
 442                 asm("sync;isync;msync");
 443                 udelay(200);
 444                 while (in_be32(&gur->ddrdllcr) != 0x81000100) {
 445                         setbits_be32(&gur->devdisr, 0x00010000);
 446                         for (i = 0; i < x; i++)
 447                                 ;
 448                         clrbits_be32(&gur->devdisr, 0x00010000);
 449                         x++;
 450                 }
 451         }
 452 #endif
 453
 454 #if     defined(CONFIG_SPD_EEPROM)      || \
 455         defined(CONFIG_DDR_SPD)         || \
 456         defined(CONFIG_SYS_DDR_RAW_TIMING)
 457         dram_size = fsl_ddr_sdram();
 458 #else
 459         dram_size = fixed_sdram();
 460 #endif
 461         dram_size = setup_ddr_tlbs(dram_size / 0x100000);
 462         dram_size *= 0x100000;
 463
 464 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 465         /*
 466          * Initialize and enable DDR ECC.
 467          */
 468         ddr_enable_ecc(dram_size);
 469 #endif
 470
 471 #if defined(CONFIG_FSL_LBC)
 472         /* Some boards also have sdram on the lbc */
 473         lbc_sdram_init();
 474 #endif
 475
 476         debug("DDR: ");
 477         gd->ram_size = dram_size;
 478
 479         return 0;
 480 }
 481 #endif /* CONFIG_SYS_RAMBOOT */
 482 #endif
 483
 484 #if CONFIG_POST & CONFIG_SYS_POST_MEMORY
 485
 486 /* Board-specific functions defined in each board's ddr.c */
 487 void fsl_ddr_get_spd(generic_spd_eeprom_t *ctrl_dimms_spd,
 488         unsigned int ctrl_num, unsigned int dimm_slots_per_ctrl);
 489 void read_tlbcam_entry(int idx, u32 *valid, u32 *tsize, unsigned long *epn,
 490                        phys_addr_t *rpn);
 491 unsigned int
 492         setup_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 493
 494 void clear_ddr_tlbs_phys(phys_addr_t p_addr, unsigned int memsize_in_meg);
 495
 496 static void dump_spd_ddr_reg(void)
 497 {
 498         int i, j, k, m;
 499         u8 *p_8;
 500         u32 *p_32;
 501         struct ccsr_ddr __iomem *ddr[CONFIG_SYS_NUM_DDR_CTLRS];
 502         generic_spd_eeprom_t
 503                 spd[CONFIG_SYS_NUM_DDR_CTLRS][CONFIG_DIMM_SLOTS_PER_CTLR];
 504
 505         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 506                 fsl_ddr_get_spd(spd[i], i, CONFIG_DIMM_SLOTS_PER_CTLR);
 507
 508         puts("SPD data of all dimms (zero value is omitted)...\n");
 509         puts("Byte (hex)  ");
 510         k = 1;
 511         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 512                 for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++)
 513                         printf("Dimm%d ", k++);
 514         }
 515         puts("\n");
 516         for (k = 0; k < sizeof(generic_spd_eeprom_t); k++) {
 517                 m = 0;
 518                 printf("%3d (0x%02x)  ", k, k);
 519                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 520                         for (j = 0; j < CONFIG_DIMM_SLOTS_PER_CTLR; j++) {
 521                                 p_8 = (u8 *) &spd[i][j];
 522                                 if (p_8[k]) {
 523                                         printf("0x%02x  ", p_8[k]);
 524                                         m++;
 525                                 } else
 526                                         puts("      ");
 527                         }
 528                 }
 529                 if (m)
 530                         puts("\n");
 531                 else
 532                         puts("\r");
 533         }
 534
 535         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 536                 switch (i) {
 537                 case 0:
 538                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR_ADDR;
 539                         break;
 540 #if defined(CONFIG_SYS_FSL_DDR2_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 1)
 541                 case 1:
 542                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR2_ADDR;
 543                         break;
 544 #endif
 545 #if defined(CONFIG_SYS_FSL_DDR3_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 2)
 546                 case 2:
 547                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR3_ADDR;
 548                         break;
 549 #endif
 550 #if defined(CONFIG_SYS_FSL_DDR4_ADDR) && (CONFIG_SYS_NUM_DDR_CTLRS > 3)
 551                 case 3:
 552                         ddr[i] = (void *)CONFIG_SYS_FSL_DDR4_ADDR;
 553                         break;
 554 #endif
 555                 default:
 556                         printf("%s unexpected controller number = %u\n",
 557                                 __func__, i);
 558                         return;
 559                 }
 560         }
 561         printf("DDR registers dump for all controllers "
 562                 "(zero value is omitted)...\n");
 563         puts("Offset (hex)   ");
 564         for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++)
 565                 printf("     Base + 0x%04x", (u32)ddr[i] & 0xFFFF);
 566         puts("\n");
 567         for (k = 0; k < sizeof(struct ccsr_ddr)/4; k++) {
 568                 m = 0;
 569                 printf("%6d (0x%04x)", k * 4, k * 4);
 570                 for (i = 0; i < CONFIG_SYS_NUM_DDR_CTLRS; i++) {
 571                         p_32 = (u32 *) ddr[i];
 572                         if (p_32[k]) {
 573                                 printf("        0x%08x", p_32[k]);
 574                                 m++;
 575                         } else
 576                                 puts("                  ");
 577                 }
 578                 if (m)
 579                         puts("\n");
 580                 else
 581                         puts("\r");
 582         }
 583         puts("\n");
 584 }
 585
 586 /* invalid the TLBs for DDR and setup new ones to cover p_addr */
 587 static int reset_tlb(phys_addr_t p_addr, u32 size, phys_addr_t *phys_offset)
 588 {
 589         u32 vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 590         unsigned long epn;
 591         u32 tsize, valid, ptr;
 592         int ddr_esel;
 593
 594         clear_ddr_tlbs_phys(p_addr, size>>20);
 595
 596         /* Setup new tlb to cover the physical address */
 597         setup_ddr_tlbs_phys(p_addr, size>>20);
 598
 599         ptr = vstart;
 600         ddr_esel = find_tlb_idx((void *)ptr, 1);
 601         if (ddr_esel != -1) {
 602                 read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, phys_offset);
 603         } else {
 604                 printf("TLB error in function %s\n", __func__);
 605                 return -1;
 606         }
 607
 608         return 0;
 609 }
 610
 611 /*
 612  * slide the testing window up to test another area
 613  * for 32_bit system, the maximum testable memory is limited to
 614  * CONFIG_MAX_MEM_MAPPED
 615  */
 616 int arch_memory_test_advance(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 617 {
 618         phys_addr_t test_cap, p_addr;
 619         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 620
 621 #if !defined(CONFIG_PHYS_64BIT) || \
 622     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 623         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 624                 test_cap = p_size;
 625 #else
 626                 test_cap = gd->ram_size;
 627 #endif
 628         p_addr = (*vstart) + (*size) + (*phys_offset);
 629         if (p_addr < test_cap - 1) {
 630                 p_size = min(test_cap - p_addr, CONFIG_MAX_MEM_MAPPED);
 631                 if (reset_tlb(p_addr, p_size, phys_offset) == -1)
 632                         return -1;
 633                 *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 634                 *size = (u32) p_size;
 635                 printf("Testing 0x%08llx - 0x%08llx\n",
 636                         (u64)(*vstart) + (*phys_offset),
 637                         (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 638         } else
 639                 return 1;
 640
 641         return 0;
 642 }
 643
 644 /* initialization for testing area */
 645 int arch_memory_test_prepare(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 646 {
 647         phys_size_t p_size = min(gd->ram_size, CONFIG_MAX_MEM_MAPPED);
 648
 649         *vstart = CONFIG_SYS_DDR_SDRAM_BASE;
 650         *size = (u32) p_size;   /* CONFIG_MAX_MEM_MAPPED < 4G */
 651         *phys_offset = 0;
 652
 653 #if !defined(CONFIG_PHYS_64BIT) || \
 654     !defined(CONFIG_SYS_INIT_RAM_ADDR_PHYS) || \
 655         (CONFIG_SYS_INIT_RAM_ADDR_PHYS < 0x100000000ull)
 656                 if (gd->ram_size > CONFIG_MAX_MEM_MAPPED) {
 657                         puts("Cannot test more than ");
 658                         print_size(CONFIG_MAX_MEM_MAPPED,
 659                                 " without proper 36BIT support.\n");
 660                 }
 661 #endif
 662         printf("Testing 0x%08llx - 0x%08llx\n",
 663                 (u64)(*vstart) + (*phys_offset),
 664                 (u64)(*vstart) + (*phys_offset) + (*size) - 1);
 665
 666         return 0;
 667 }
 668
 669 /* invalid TLBs for DDR and remap as normal after testing */
 670 int arch_memory_test_cleanup(u32 *vstart, u32 *size, phys_addr_t *phys_offset)
 671 {
 672         unsigned long epn;
 673         u32 tsize, valid, ptr;
 674         phys_addr_t rpn = 0;
 675         int ddr_esel;
 676
 677         /* disable the TLBs for this testing */
 678         ptr = *vstart;
 679
 680         while (ptr < (*vstart) + (*size)) {
 681                 ddr_esel = find_tlb_idx((void *)ptr, 1);
 682                 if (ddr_esel != -1) {
 683                         read_tlbcam_entry(ddr_esel, &valid, &tsize, &epn, &rpn);
 684                         disable_tlb(ddr_esel);
 685                 }
 686                 ptr += TSIZE_TO_BYTES(tsize);
 687         }
 688
 689         puts("Remap DDR ");
 690         setup_ddr_tlbs(gd->ram_size>>20);
 691         puts("\n");
 692
 693         return 0;
 694 }
 695
 696 void arch_memory_failure_handle(void)
 697 {
 698         dump_spd_ddr_reg();
 699 }
 700 #endif