arch/powerpc/cpu/mpc83xx/start.S

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 1998  Dan Malek <dmalek@jlc.net>
   4  * Copyright (C) 1999  Magnus Damm <kieraypc01.p.y.kie.era.ericsson.se>
   5  * Copyright (C) 2000, 2001,2002 Wolfgang Denk <wd@denx.de>
   6  * Copyright Freescale Semiconductor, Inc. 2004, 2006, 2008.
   7  */
   8
   9 /*
  10  *  U-Boot - Startup Code for MPC83xx PowerPC based Embedded Boards
  11  */
  12
  13 #include <asm-offsets.h>
  14 #include <config.h>
  15 #include <mpc83xx.h>
  16 #include <system-constants.h>
  17
  18 #include <ppc_asm.tmpl>
  19 #include <ppc_defs.h>
  20
  21 #include <asm/cache.h>
  22 #include <asm/mmu.h>
  23 #include <asm/u-boot.h>
  24
  25 #include "hrcw/hrcw.h"
  26 #include "bats/bats.h"
  27 #include "hid/hid.h"
  28
  29 /* We don't want the  MMU yet.
  30  */
  31 #undef  MSR_KERNEL
  32
  33 /*
  34  * Floating Point enable, Machine Check and Recoverable Interr.
  35  */
  36 #ifdef DEBUG
  37 #define MSR_KERNEL (MSR_FP|MSR_RI)
  38 #else
  39 #define MSR_KERNEL (MSR_FP|MSR_ME|MSR_RI)
  40 #endif
  41
  42 #if defined(CONFIG_NAND_SPL) || \
  43         (defined(CONFIG_SPL_BUILD) && CONFIG_IS_ENABLED(INIT_MINIMAL))
  44 #define MINIMAL_SPL
  45 #endif
  46
  47 #if !defined(CONFIG_SPL_BUILD) && !defined(CONFIG_NAND_SPL) && \
  48         !defined(CONFIG_SYS_RAMBOOT)
  49 #define CFG_SYS_FLASHBOOT
  50 #endif
  51
  52 /*
  53  * Set up GOT: Global Offset Table
  54  *
  55  * Use r12 to access the GOT
  56  */
  57         START_GOT
  58         GOT_ENTRY(_GOT2_TABLE_)
  59         GOT_ENTRY(__bss_start)
  60         GOT_ENTRY(__bss_end)
  61
  62 #ifndef MINIMAL_SPL
  63         GOT_ENTRY(_FIXUP_TABLE_)
  64         GOT_ENTRY(_start)
  65         GOT_ENTRY(_start_of_vectors)
  66         GOT_ENTRY(_end_of_vectors)
  67         GOT_ENTRY(transfer_to_handler)
  68 #endif
  69         END_GOT
  70
  71 /*
  72  * The Hard Reset Configuration Word (HRCW) table is in the first 64
  73  * (0x40) bytes of flash.  It has 8 bytes, but each byte is repeated 8
  74  * times so the processor can fetch it out of flash whether the flash
  75  * is 8, 16, 32, or 64 bits wide (hardware trickery).
  76  */
  77         .text
  78 #define _HRCW_TABLE_ENTRY(w)            \
  79         .fill   8,1,(((w)>>24)&0xff);   \
  80         .fill   8,1,(((w)>>16)&0xff);   \
  81         .fill   8,1,(((w)>> 8)&0xff);   \
  82         .fill   8,1,(((w)    )&0xff)
  83
  84         _HRCW_TABLE_ENTRY(CFG_SYS_HRCW_LOW)
  85         _HRCW_TABLE_ENTRY(CFG_SYS_HRCW_HIGH)
  86
  87 /*
  88  * Magic number and version string - put it after the HRCW since it
  89  * cannot be first in flash like it is in many other processors.
  90  */
  91         .long   0x27051956              /* U-Boot Magic Number */
  92
  93         .globl enable_addr_trans
  94 enable_addr_trans:
  95         /* enable address translation */
  96         mfmsr   r5
  97         ori     r5, r5, (MSR_IR | MSR_DR)
  98         mtmsr   r5
  99         isync
 100         blr
 101
 102         .globl disable_addr_trans
 103 disable_addr_trans:
 104         /* disable address translation */
 105         mflr    r4
 106         mfmsr   r3
 107         andi.   r0, r3, (MSR_IR | MSR_DR)
 108         beqlr
 109         andc    r3, r3, r0
 110         mtspr   SRR0, r4
 111         mtspr   SRR1, r3
 112         rfi
 113
 114 #ifndef CONFIG_DEFAULT_IMMR
 115 #error CONFIG_DEFAULT_IMMR must be defined
 116 #endif /* CONFIG_DEFAULT_IMMR */
 117
 118 /*
 119  * After configuration, a system reset exception is executed using the
 120  * vector at offset 0x100 relative to the base set by MSR[IP]. If
 121  * MSR[IP] is 0, the base address is 0x00000000. If MSR[IP] is 1, the
 122  * base address is 0xfff00000. In the case of a Power On Reset or Hard
 123  * Reset, the value of MSR[IP] is determined by the CIP field in the
 124  * HRCW.
 125  *
 126  * Other bits in the HRCW set up the Base Address and Port Size in BR0.
 127  * This determines the location of the boot ROM (flash or EPROM) in the
 128  * processor's address space at boot time. As long as the HRCW is set up
 129  * so that we eventually end up executing the code below when the
 130  * processor executes the reset exception, the actual values used should
 131  * not matter.
 132  *
 133  * Once we have got here, the address mask in OR0 is cleared so that the
 134  * bottom 32K of the boot ROM is effectively repeated all throughout the
 135  * processor's address space, after which we can jump to the absolute
 136  * address at which the boot ROM was linked at compile time, and proceed
 137  * to initialise the memory controller without worrying if the rug will
 138  * be pulled out from under us, so to speak (it will be fine as long as
 139  * we configure BR0 with the same boot ROM link address).
 140  */
 141         . = EXC_OFF_SYS_RESET
 142
 143         .globl  _start
 144 _start: /* time t 0 */
 145         lis     r4, CONFIG_DEFAULT_IMMR@h
 146         nop
 147
 148         mfmsr   r5                      /* save msr contents    */
 149
 150         /* 83xx manuals prescribe a specific sequence for updating IMMRBAR. */
 151         bl      1f
 152 1:      mflr    r7
 153
 154         lis     r3, CONFIG_SYS_IMMR@h
 155         ori     r3, r3, CONFIG_SYS_IMMR@l
 156
 157         lwz     r6, IMMRBAR(r4)
 158         isync
 159
 160         stw     r3, IMMRBAR(r4)
 161         lwz     r6, 0(r7)               /* Arbitrary external load */
 162         isync
 163
 164         lwz     r6, IMMRBAR(r3)
 165         isync
 166
 167         /* Initialise the E300 processor core           */
 168         /*------------------------------------------*/
 169
 170 #if (defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_MPC83XX_WAIT_FOR_NAND)) || \
 171                 defined(CONFIG_NAND_SPL)
 172         /* The FCM begins execution after only the first page
 173          * is loaded.  Wait for the rest before branching
 174          * to another flash page.
 175          */
 176 1:      lwz     r6, 0x50b0(r3)
 177         andi.   r6, r6, 1
 178         beq     1b
 179 #endif
 180
 181         bl      init_e300_core
 182
 183 #ifdef CFG_SYS_FLASHBOOT
 184
 185         /* Inflate flash location so it appears everywhere, calculate */
 186         /* the absolute address in final location of the FLASH, jump  */
 187         /* there and deflate the flash size back to minimal size      */
 188         /*------------------------------------------------------------*/
 189         bl map_flash_by_law1
 190         lis r4, (CONFIG_SYS_MONITOR_BASE)@h
 191         ori r4, r4, (CONFIG_SYS_MONITOR_BASE)@l
 192         addi r5, r4, in_flash - _start + EXC_OFF_SYS_RESET
 193         mtlr r5
 194         blr
 195 in_flash:
 196 #if 1 /* Remapping flash with LAW0. */
 197         bl remap_flash_by_law0
 198 #endif
 199 #endif  /* CFG_SYS_FLASHBOOT */
 200
 201         /* setup the bats */
 202         bl      setup_bats
 203         sync
 204
 205         /*
 206          * Cache must be enabled here for stack-in-cache trick.
 207          * This means we need to enable the BATS.
 208          * This means:
 209          *   1) for the EVB, original gt regs need to be mapped
 210          *   2) need to have an IBAT for the 0xf region,
 211          *      we are running there!
 212          * Cache should be turned on after BATs, since by default
 213          * everything is write-through.
 214          * The init-mem BAT can be reused after reloc. The old
 215          * gt-regs BAT can be reused after board_init_f calls
 216          * board_early_init_f (EVB only).
 217          */
 218 #ifdef CONFIG_SYS_INIT_RAM_LOCK
 219         /* enable address translation */
 220         bl      enable_addr_trans
 221         sync
 222
 223         /* enable the data cache */
 224         bl      dcache_enable
 225         sync
 226         bl      lock_ram_in_cache
 227         sync
 228 #endif
 229
 230         /* set up the stack pointer in our newly created
 231          * cache-ram; use r3 to keep the new SP for now to
 232          * avoid overiding the SP it uselessly */
 233         lis     r3, SYS_INIT_SP_ADDR@h
 234         ori     r3, r3, SYS_INIT_SP_ADDR@l
 235
 236         /* r4 = end of GD area */
 237         addi r4, r3, GENERATED_GBL_DATA_SIZE
 238
 239         /* Zero GD area */
 240         li      r0, 0
 241 1:
 242         subi    r4, r4, 1
 243         stb     r0, 0(r4)
 244         cmplw   r3, r4
 245         bne     1b
 246
 247 #if CONFIG_VAL(SYS_MALLOC_F_LEN)
 248
 249 #if CONFIG_VAL(SYS_MALLOC_F_LEN) + GENERATED_GBL_DATA_SIZE > CFG_SYS_INIT_RAM_SIZE
 250 #error "SYS_MALLOC_F_LEN too large to fit into initial RAM."
 251 #endif
 252
 253         /* r3 = new stack pointer / pre-reloc malloc area */
 254         subi    r3, r3, CONFIG_VAL(SYS_MALLOC_F_LEN)
 255
 256         /* Set pointer to pre-reloc malloc area in GD */
 257         stw     r3, GD_MALLOC_BASE(r4)
 258 #endif
 259         li      r0, 0           /* Make room for stack frame header and */
 260         stwu    r0, -4(r3)      /* clear final stack frame so that      */
 261         stwu    r0, -4(r3)      /* stack backtraces terminate cleanly   */
 262
 263         /* Finally, actually set SP */
 264         mr      r1, r3
 265
 266         /* let the C-code set up the rest                           */
 267         /*                                                          */
 268         /* Be careful to keep code relocatable & stack humble   */
 269         /*------------------------------------------------------*/
 270
 271         GET_GOT                 /* initialize GOT access        */
 272         /* Needed for -msingle-pic-base */
 273         bl      _GLOBAL_OFFSET_TABLE_@local-4
 274         mflr    r30
 275
 276         /* r3: IMMR */
 277         lis     r3, CONFIG_SYS_IMMR@h
 278         /* run low-level CPU init code (in Flash)*/
 279         bl      cpu_init_f
 280
 281         /* run 1st part of board init code (in Flash)*/
 282         li      r3, 0           /* clear boot_flag for calling board_init_f */
 283         bl      board_init_f
 284
 285         /* NOTREACHED - board_init_f() does not return */
 286
 287 #ifndef MINIMAL_SPL
 288 /*
 289  * Vector Table
 290  */
 291
 292         .globl  _start_of_vectors
 293 _start_of_vectors:
 294
 295 /* Machine check */
 296         STD_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 297
 298 /* Data Storage exception. */
 299         STD_EXCEPTION(0x300, DataStorage, UnknownException)
 300
 301 /* Instruction Storage exception. */
 302         STD_EXCEPTION(0x400, InstStorage, UnknownException)
 303
 304 /* External Interrupt exception. */
 305 #ifndef FIXME
 306         STD_EXCEPTION(0x500, ExtInterrupt, external_interrupt)
 307 #endif
 308
 309 /* Alignment exception. */
 310         . = 0x600
 311 Alignment:
 312         EXCEPTION_PROLOG(SRR0, SRR1)
 313         mfspr   r4,DAR
 314         stw     r4,_DAR(r21)
 315         mfspr   r5,DSISR
 316         stw     r5,_DSISR(r21)
 317         addi    r3,r1,STACK_FRAME_OVERHEAD
 318         EXC_XFER_TEMPLATE(Alignment, AlignmentException, MSR_KERNEL, COPY_EE)
 319
 320 /* Program check exception */
 321         . = 0x700
 322 ProgramCheck:
 323         EXCEPTION_PROLOG(SRR0, SRR1)
 324         addi    r3,r1,STACK_FRAME_OVERHEAD
 325         EXC_XFER_TEMPLATE(ProgramCheck, ProgramCheckException,
 326                 MSR_KERNEL, COPY_EE)
 327
 328         STD_EXCEPTION(0x800, FPUnavailable, UnknownException)
 329
 330         /* I guess we could implement decrementer, and may have
 331          * to someday for timekeeping.
 332          */
 333         STD_EXCEPTION(0x900, Decrementer, timer_interrupt)
 334
 335         STD_EXCEPTION(0xa00, Trap_0a, UnknownException)
 336         STD_EXCEPTION(0xb00, Trap_0b, UnknownException)
 337         STD_EXCEPTION(0xc00, SystemCall, UnknownException)
 338         STD_EXCEPTION(0xd00, SingleStep, UnknownException)
 339
 340         STD_EXCEPTION(0xe00, Trap_0e, UnknownException)
 341         STD_EXCEPTION(0xf00, Trap_0f, UnknownException)
 342
 343         STD_EXCEPTION(0x1000, InstructionTLBMiss, UnknownException)
 344         STD_EXCEPTION(0x1100, DataLoadTLBMiss, UnknownException)
 345         STD_EXCEPTION(0x1200, DataStoreTLBMiss, UnknownException)
 346 #ifdef DEBUG
 347         . = 0x1300
 348         /*
 349          * This exception occurs when the program counter matches the
 350          * Instruction Address Breakpoint Register (IABR).
 351          *
 352          * I want the cpu to halt if this occurs so I can hunt around
 353          * with the debugger and look at things.
 354          *
 355          * When DEBUG is defined, both machine check enable (in the MSR)
 356          * and checkstop reset enable (in the reset mode register) are
 357          * turned off and so a checkstop condition will result in the cpu
 358          * halting.
 359          *
 360          * I force the cpu into a checkstop condition by putting an illegal
 361          * instruction here (at least this is the theory).
 362          *
 363          * well - that didnt work, so just do an infinite loop!
 364          */
 365 1:      b       1b
 366 #else
 367         STD_EXCEPTION(0x1300, InstructionBreakpoint, DebugException)
 368 #endif
 369         STD_EXCEPTION(0x1400, SMI, UnknownException)
 370
 371         STD_EXCEPTION(0x1500, Trap_15, UnknownException)
 372         STD_EXCEPTION(0x1600, Trap_16, UnknownException)
 373         STD_EXCEPTION(0x1700, Trap_17, UnknownException)
 374         STD_EXCEPTION(0x1800, Trap_18, UnknownException)
 375         STD_EXCEPTION(0x1900, Trap_19, UnknownException)
 376         STD_EXCEPTION(0x1a00, Trap_1a, UnknownException)
 377         STD_EXCEPTION(0x1b00, Trap_1b, UnknownException)
 378         STD_EXCEPTION(0x1c00, Trap_1c, UnknownException)
 379         STD_EXCEPTION(0x1d00, Trap_1d, UnknownException)
 380         STD_EXCEPTION(0x1e00, Trap_1e, UnknownException)
 381         STD_EXCEPTION(0x1f00, Trap_1f, UnknownException)
 382         STD_EXCEPTION(0x2000, Trap_20, UnknownException)
 383         STD_EXCEPTION(0x2100, Trap_21, UnknownException)
 384         STD_EXCEPTION(0x2200, Trap_22, UnknownException)
 385         STD_EXCEPTION(0x2300, Trap_23, UnknownException)
 386         STD_EXCEPTION(0x2400, Trap_24, UnknownException)
 387         STD_EXCEPTION(0x2500, Trap_25, UnknownException)
 388         STD_EXCEPTION(0x2600, Trap_26, UnknownException)
 389         STD_EXCEPTION(0x2700, Trap_27, UnknownException)
 390         STD_EXCEPTION(0x2800, Trap_28, UnknownException)
 391         STD_EXCEPTION(0x2900, Trap_29, UnknownException)
 392         STD_EXCEPTION(0x2a00, Trap_2a, UnknownException)
 393         STD_EXCEPTION(0x2b00, Trap_2b, UnknownException)
 394         STD_EXCEPTION(0x2c00, Trap_2c, UnknownException)
 395         STD_EXCEPTION(0x2d00, Trap_2d, UnknownException)
 396         STD_EXCEPTION(0x2e00, Trap_2e, UnknownException)
 397         STD_EXCEPTION(0x2f00, Trap_2f, UnknownException)
 398
 399
 400         .globl  _end_of_vectors
 401 _end_of_vectors:
 402
 403         . = 0x3000
 404
 405 /*
 406  * This code finishes saving the registers to the exception frame
 407  * and jumps to the appropriate handler for the exception.
 408  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 409  */
 410         .globl  transfer_to_handler
 411 transfer_to_handler:
 412         stw     r22,_NIP(r21)
 413         lis     r22,MSR_POW@h
 414         andc    r23,r23,r22
 415         stw     r23,_MSR(r21)
 416         SAVE_GPR(7, r21)
 417         SAVE_4GPRS(8, r21)
 418         SAVE_8GPRS(12, r21)
 419         SAVE_8GPRS(24, r21)
 420         mflr    r23
 421         andi.   r24,r23,0x3f00          /* get vector offset */
 422         stw     r24,TRAP(r21)
 423         li      r22,0
 424         stw     r22,RESULT(r21)
 425         lwz     r24,0(r23)              /* virtual address of handler */
 426         lwz     r23,4(r23)              /* where to go when done */
 427         mtspr   SRR0,r24
 428         mtspr   SRR1,r20
 429         mtlr    r23
 430         SYNC
 431         rfi                             /* jump to handler, enable MMU */
 432
 433 int_return:
 434         mfmsr   r28             /* Disable interrupts */
 435         li      r4,0
 436         ori     r4,r4,MSR_EE
 437         andc    r28,r28,r4
 438         SYNC                    /* Some chip revs need this... */
 439         mtmsr   r28
 440         SYNC
 441         lwz     r2,_CTR(r1)
 442         lwz     r0,_LINK(r1)
 443         mtctr   r2
 444         mtlr    r0
 445         lwz     r2,_XER(r1)
 446         lwz     r0,_CCR(r1)
 447         mtspr   XER,r2
 448         mtcrf   0xFF,r0
 449         REST_10GPRS(3, r1)
 450         REST_10GPRS(13, r1)
 451         REST_8GPRS(23, r1)
 452         REST_GPR(31, r1)
 453         lwz     r2,_NIP(r1)     /* Restore environment */
 454         lwz     r0,_MSR(r1)
 455         mtspr   SRR0,r2
 456         mtspr   SRR1,r0
 457         lwz     r0,GPR0(r1)
 458         lwz     r2,GPR2(r1)
 459         lwz     r1,GPR1(r1)
 460         SYNC
 461         rfi
 462 #endif /* !MINIMAL_SPL */
 463
 464 /*
 465  * This code initialises the E300 processor core
 466  * (conforms to PowerPC 603e spec)
 467  * Note: expects original MSR contents to be in r5.
 468  */
 469         .globl  init_e300_core
 470 init_e300_core: /* time t 10 */
 471         /* Initialize machine status; enable machine check interrupt */
 472         /*-----------------------------------------------------------*/
 473
 474         li      r3, MSR_KERNEL                  /* Set ME and RI flags */
 475         rlwimi  r3, r5, 0, 25, 25       /* preserve IP bit set by HRCW */
 476 #ifdef DEBUG
 477         rlwimi  r3, r5, 0, 21, 22   /* debugger might set SE & BE bits */
 478 #endif
 479         SYNC                                            /* Some chip revs need this... */
 480         mtmsr   r3
 481         SYNC
 482         mtspr   SRR1, r3                        /* Make SRR1 match MSR */
 483
 484
 485         lis     r3, CONFIG_SYS_IMMR@h
 486 #ifndef CONFIG_WDT_MPC8xxx
 487 #if defined(CONFIG_WATCHDOG)
 488         /* Initialise the Watchdog values and reset it (if req) */
 489         /*------------------------------------------------------*/
 490         lis r4, CFG_SYS_WATCHDOG_VALUE
 491         ori r4, r4, (SWCRR_SWEN | SWCRR_SWRI | SWCRR_SWPR)
 492         stw r4, SWCRR(r3)
 493
 494         /* and reset it */
 495
 496         li      r4, 0x556C
 497         sth     r4, SWSRR@l(r3)
 498         li      r4, -0x55C7
 499         sth     r4, SWSRR@l(r3)
 500 #else
 501         /* Disable Watchdog  */
 502         /*-------------------*/
 503         lwz r4, SWCRR(r3)
 504         /* Check to see if its enabled for disabling
 505            once disabled by SW you can't re-enable */
 506         andi. r4, r4, 0x4
 507         beq 1f
 508         xor r4, r4, r4
 509         stw r4, SWCRR(r3)
 510 1:
 511 #endif /* CONFIG_WATCHDOG */
 512 #endif
 513
 514 #if defined(CONFIG_MASK_AER_AO)
 515         /* Write the Arbiter Event Enable to mask Address Only traps. */
 516         /* This prevents the dcbz instruction from being trapped when */
 517         /* HID0_ABE Address Broadcast Enable is set and the MEMORY    */
 518         /* COHERENCY bit is set in the WIMG bits, which is often      */
 519         /* needed for PCI operation.                                  */
 520         lwz     r4, 0x0808(r3)
 521         rlwinm  r0, r4, 0, ~AER_AO
 522         stw     r0, 0x0808(r3)
 523 #endif /* CONFIG_MASK_AER_AO */
 524
 525         /* Initialize the Hardware Implementation-dependent Registers */
 526         /* HID0 also contains cache control                     */
 527         /* - force invalidation of data and instruction caches  */
 528         /*------------------------------------------------------*/
 529
 530         lis     r3, CFG_SYS_HID0_INIT@h
 531         ori     r3, r3, (CFG_SYS_HID0_INIT | HID0_ICFI | HID0_DCFI)@l
 532         SYNC
 533         mtspr   HID0, r3
 534
 535         lis     r3, CFG_SYS_HID0_FINAL@h
 536         ori     r3, r3, (CFG_SYS_HID0_FINAL & ~(HID0_ICFI | HID0_DCFI))@l
 537         SYNC
 538         mtspr   HID0, r3
 539
 540         lis     r3, CFG_SYS_HID2@h
 541         ori     r3, r3, CFG_SYS_HID2@l
 542         SYNC
 543         mtspr   HID2, r3
 544
 545         /* Done!                                                */
 546         /*------------------------------*/
 547         blr
 548
 549         /* setup_bats - set them up to some initial state */
 550         .globl  setup_bats
 551 setup_bats:
 552         addis   r0, r0, 0x0000
 553
 554         /* IBAT 0 */
 555         addis   r4, r0, CFG_SYS_IBAT0L@h
 556         ori     r4, r4, CFG_SYS_IBAT0L@l
 557         addis   r3, r0, CFG_SYS_IBAT0U@h
 558         ori     r3, r3, CFG_SYS_IBAT0U@l
 559         mtspr   IBAT0L, r4
 560         mtspr   IBAT0U, r3
 561
 562         /* DBAT 0 */
 563         addis   r4, r0, CFG_SYS_DBAT0L@h
 564         ori     r4, r4, CFG_SYS_DBAT0L@l
 565         addis   r3, r0, CFG_SYS_DBAT0U@h
 566         ori     r3, r3, CFG_SYS_DBAT0U@l
 567         mtspr   DBAT0L, r4
 568         mtspr   DBAT0U, r3
 569
 570         /* IBAT 1 */
 571         addis   r4, r0, CFG_SYS_IBAT1L@h
 572         ori     r4, r4, CFG_SYS_IBAT1L@l
 573         addis   r3, r0, CFG_SYS_IBAT1U@h
 574         ori     r3, r3, CFG_SYS_IBAT1U@l
 575         mtspr   IBAT1L, r4
 576         mtspr   IBAT1U, r3
 577
 578         /* DBAT 1 */
 579         addis   r4, r0, CFG_SYS_DBAT1L@h
 580         ori     r4, r4, CFG_SYS_DBAT1L@l
 581         addis   r3, r0, CFG_SYS_DBAT1U@h
 582         ori     r3, r3, CFG_SYS_DBAT1U@l
 583         mtspr   DBAT1L, r4
 584         mtspr   DBAT1U, r3
 585
 586         /* IBAT 2 */
 587         addis   r4, r0, CFG_SYS_IBAT2L@h
 588         ori     r4, r4, CFG_SYS_IBAT2L@l
 589         addis   r3, r0, CFG_SYS_IBAT2U@h
 590         ori     r3, r3, CFG_SYS_IBAT2U@l
 591         mtspr   IBAT2L, r4
 592         mtspr   IBAT2U, r3
 593
 594         /* DBAT 2 */
 595         addis   r4, r0, CFG_SYS_DBAT2L@h
 596         ori     r4, r4, CFG_SYS_DBAT2L@l
 597         addis   r3, r0, CFG_SYS_DBAT2U@h
 598         ori     r3, r3, CFG_SYS_DBAT2U@l
 599         mtspr   DBAT2L, r4
 600         mtspr   DBAT2U, r3
 601
 602         /* IBAT 3 */
 603         addis   r4, r0, CFG_SYS_IBAT3L@h
 604         ori     r4, r4, CFG_SYS_IBAT3L@l
 605         addis   r3, r0, CFG_SYS_IBAT3U@h
 606         ori     r3, r3, CFG_SYS_IBAT3U@l
 607         mtspr   IBAT3L, r4
 608         mtspr   IBAT3U, r3
 609
 610         /* DBAT 3 */
 611         addis   r4, r0, CFG_SYS_DBAT3L@h
 612         ori     r4, r4, CFG_SYS_DBAT3L@l
 613         addis   r3, r0, CFG_SYS_DBAT3U@h
 614         ori     r3, r3, CFG_SYS_DBAT3U@l
 615         mtspr   DBAT3L, r4
 616         mtspr   DBAT3U, r3
 617
 618 #ifdef CONFIG_HIGH_BATS
 619         /* IBAT 4 */
 620         addis   r4, r0, CFG_SYS_IBAT4L@h
 621         ori     r4, r4, CFG_SYS_IBAT4L@l
 622         addis   r3, r0, CFG_SYS_IBAT4U@h
 623         ori     r3, r3, CFG_SYS_IBAT4U@l
 624         mtspr   IBAT4L, r4
 625         mtspr   IBAT4U, r3
 626
 627         /* DBAT 4 */
 628         addis   r4, r0, CFG_SYS_DBAT4L@h
 629         ori     r4, r4, CFG_SYS_DBAT4L@l
 630         addis   r3, r0, CFG_SYS_DBAT4U@h
 631         ori     r3, r3, CFG_SYS_DBAT4U@l
 632         mtspr   DBAT4L, r4
 633         mtspr   DBAT4U, r3
 634
 635         /* IBAT 5 */
 636         addis   r4, r0, CFG_SYS_IBAT5L@h
 637         ori     r4, r4, CFG_SYS_IBAT5L@l
 638         addis   r3, r0, CFG_SYS_IBAT5U@h
 639         ori     r3, r3, CFG_SYS_IBAT5U@l
 640         mtspr   IBAT5L, r4
 641         mtspr   IBAT5U, r3
 642
 643         /* DBAT 5 */
 644         addis   r4, r0, CFG_SYS_DBAT5L@h
 645         ori     r4, r4, CFG_SYS_DBAT5L@l
 646         addis   r3, r0, CFG_SYS_DBAT5U@h
 647         ori     r3, r3, CFG_SYS_DBAT5U@l
 648         mtspr   DBAT5L, r4
 649         mtspr   DBAT5U, r3
 650
 651         /* IBAT 6 */
 652         addis   r4, r0, CFG_SYS_IBAT6L@h
 653         ori     r4, r4, CFG_SYS_IBAT6L@l
 654         addis   r3, r0, CFG_SYS_IBAT6U@h
 655         ori     r3, r3, CFG_SYS_IBAT6U@l
 656         mtspr   IBAT6L, r4
 657         mtspr   IBAT6U, r3
 658
 659         /* DBAT 6 */
 660         addis   r4, r0, CFG_SYS_DBAT6L@h
 661         ori     r4, r4, CFG_SYS_DBAT6L@l
 662         addis   r3, r0, CFG_SYS_DBAT6U@h
 663         ori     r3, r3, CFG_SYS_DBAT6U@l
 664         mtspr   DBAT6L, r4
 665         mtspr   DBAT6U, r3
 666
 667         /* IBAT 7 */
 668         addis   r4, r0, CFG_SYS_IBAT7L@h
 669         ori     r4, r4, CFG_SYS_IBAT7L@l
 670         addis   r3, r0, CFG_SYS_IBAT7U@h
 671         ori     r3, r3, CFG_SYS_IBAT7U@l
 672         mtspr   IBAT7L, r4
 673         mtspr   IBAT7U, r3
 674
 675         /* DBAT 7 */
 676         addis   r4, r0, CFG_SYS_DBAT7L@h
 677         ori     r4, r4, CFG_SYS_DBAT7L@l
 678         addis   r3, r0, CFG_SYS_DBAT7U@h
 679         ori     r3, r3, CFG_SYS_DBAT7U@l
 680         mtspr   DBAT7L, r4
 681         mtspr   DBAT7U, r3
 682 #endif
 683
 684         isync
 685
 686         /* invalidate all tlb's
 687          *
 688          * From the 603e User Manual: "The 603e provides the ability to
 689          * invalidate a TLB entry. The TLB Invalidate Entry (tlbie)
 690          * instruction invalidates the TLB entry indexed by the EA, and
 691          * operates on both the instruction and data TLBs simultaneously
 692          * invalidating four TLB entries (both sets in each TLB). The
 693          * index corresponds to bits 15-19 of the EA. To invalidate all
 694          * entries within both TLBs, 32 tlbie instructions should be
 695          * issued, incrementing this field by one each time."
 696          *
 697          * "Note that the tlbia instruction is not implemented on the
 698          * 603e."
 699          *
 700          * bits 15-19 correspond to addresses 0x00000000 to 0x0001F000
 701          * incrementing by 0x1000 each time. The code below is sort of
 702          * based on code in "flush_tlbs" from arch/powerpc/kernel/head.S
 703          *
 704          */
 705         lis     r3, 0
 706         lis     r5, 2
 707
 708 1:
 709         tlbie   r3
 710         addi    r3, r3, 0x1000
 711         cmp     0, 0, r3, r5
 712         blt     1b
 713
 714         blr
 715
 716 /* Cache functions.
 717  *
 718  * Note: requires that all cache bits in
 719  * HID0 are in the low half word.
 720  */
 721 #ifndef MINIMAL_SPL
 722         .globl  icache_enable
 723 icache_enable:
 724         mfspr   r3, HID0
 725         ori     r3, r3, HID0_ICE
 726         li      r4, HID0_ICFI|HID0_ILOCK
 727         andc    r3, r3, r4
 728         ori     r4, r3, HID0_ICFI
 729         isync
 730         mtspr   HID0, r4    /* sets enable and invalidate, clears lock */
 731         isync
 732         mtspr   HID0, r3        /* clears invalidate */
 733         blr
 734
 735         .globl  icache_disable
 736 icache_disable:
 737         mfspr   r3, HID0
 738         lis     r4, 0
 739         ori     r4, r4, HID0_ICE|HID0_ICFI|HID0_ILOCK
 740         andc    r3, r3, r4
 741         isync
 742         mtspr   HID0, r3        /* clears invalidate, enable and lock */
 743         blr
 744
 745         .globl  icache_status
 746 icache_status:
 747         mfspr   r3, HID0
 748         rlwinm  r3, r3, (31 - HID0_ICE_SHIFT + 1), 31, 31
 749         blr
 750 #endif  /* !MINIMAL_SPL */
 751
 752         .globl  dcache_enable
 753 dcache_enable:
 754         mfspr   r3, HID0
 755         li      r5, HID0_DCFI|HID0_DLOCK
 756         andc    r3, r3, r5
 757         ori     r3, r3, HID0_DCE
 758         sync
 759         mtspr   HID0, r3                /* enable, no invalidate */
 760         blr
 761
 762         .globl  dcache_disable
 763 dcache_disable:
 764         mflr    r4
 765         bl      flush_dcache            /* uses r3 and r5 */
 766         mfspr   r3, HID0
 767         li      r5, HID0_DCE|HID0_DLOCK
 768         andc    r3, r3, r5
 769         ori     r5, r3, HID0_DCFI
 770         sync
 771         mtspr   HID0, r5        /* sets invalidate, clears enable and lock */
 772         sync
 773         mtspr   HID0, r3        /* clears invalidate */
 774         mtlr    r4
 775         blr
 776
 777         .globl  dcache_status
 778 dcache_status:
 779         mfspr   r3, HID0
 780         rlwinm  r3, r3, (31 - HID0_DCE_SHIFT + 1), 31, 31
 781         blr
 782
 783         .globl  flush_dcache
 784 flush_dcache:
 785         lis     r3, 0
 786         lis     r5, CONFIG_SYS_CACHELINE_SIZE
 787 1:      cmp     0, 1, r3, r5
 788         bge     2f
 789         lwz     r5, 0(r3)
 790         lis     r5, CONFIG_SYS_CACHELINE_SIZE
 791         addi    r3, r3, 0x4
 792         b       1b
 793 2:      blr
 794
 795 /*-------------------------------------------------------------------*/
 796
 797 /*
 798  * void relocate_code(addr_sp, gd, addr_moni)
 799  *
 800  * This "function" does not return, instead it continues in RAM
 801  * after relocating the monitor code.
 802  *
 803  * r3 = dest
 804  * r4 = src
 805  * r5 = length in bytes
 806  * r6 = cachelinesize
 807  */
 808         .globl  relocate_code
 809 relocate_code:
 810         mr      r1,  r3         /* Set new stack pointer        */
 811         mr      r9,  r4         /* Save copy of Global Data pointer */
 812         mr      r10, r5         /* Save copy of Destination Address */
 813
 814         GET_GOT
 815         mr      r3,  r5                         /* Destination Address */
 816         lis     r4, CONFIG_SYS_MONITOR_BASE@h           /* Source      Address */
 817         ori     r4, r4, CONFIG_SYS_MONITOR_BASE@l
 818         lwz     r5, GOT(__bss_start)
 819         sub     r5, r5, r4
 820         li      r6, CONFIG_SYS_CACHELINE_SIZE           /* Cache Line Size */
 821
 822         /*
 823          * Fix GOT pointer:
 824          *
 825          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE)
 826          *              + Destination Address
 827          *
 828          * Offset:
 829          */
 830         sub     r15, r10, r4
 831
 832         /* First our own GOT */
 833         add     r12, r12, r15
 834         /* then the one used by the C code */
 835         add     r30, r30, r15
 836
 837         /*
 838          * Now relocate code
 839          */
 840
 841         cmplw   cr1,r3,r4
 842         addi    r0,r5,3
 843         srwi.   r0,r0,2
 844         beq     cr1,4f          /* In place copy is not necessary */
 845         beq     7f              /* Protect against 0 count        */
 846         mtctr   r0
 847         bge     cr1,2f
 848         la      r8,-4(r4)
 849         la      r7,-4(r3)
 850
 851         /* copy */
 852 1:      lwzu    r0,4(r8)
 853         stwu    r0,4(r7)
 854         bdnz    1b
 855
 856         addi    r0,r5,3
 857         srwi.   r0,r0,2
 858         mtctr   r0
 859         la      r8,-4(r4)
 860         la      r7,-4(r3)
 861
 862         /* and compare */
 863 20:     lwzu    r20,4(r8)
 864         lwzu    r21,4(r7)
 865         xor. r22, r20, r21
 866         bne  30f
 867         bdnz    20b
 868         b 4f
 869
 870         /* compare failed */
 871 30:     li r3, 0
 872         blr
 873
 874 2:      slwi    r0,r0,2 /* re copy in reverse order ... y do we needed it? */
 875         add     r8,r4,r0
 876         add     r7,r3,r0
 877 3:      lwzu    r0,-4(r8)
 878         stwu    r0,-4(r7)
 879         bdnz    3b
 880
 881 /*
 882  * Now flush the cache: note that we must start from a cache aligned
 883  * address. Otherwise we might miss one cache line.
 884  */
 885 4:      cmpwi   r6,0
 886         add     r5,r3,r5
 887         beq     7f              /* Always flush prefetch queue in any case */
 888         subi    r0,r6,1
 889         andc    r3,r3,r0
 890         mr      r4,r3
 891 5:      dcbst   0,r4
 892         add     r4,r4,r6
 893         cmplw   r4,r5
 894         blt     5b
 895         sync                    /* Wait for all dcbst to complete on bus */
 896         mr      r4,r3
 897 6:      icbi    0,r4
 898         add     r4,r4,r6
 899         cmplw   r4,r5
 900         blt     6b
 901 7:      sync                    /* Wait for all icbi to complete on bus */
 902         isync
 903
 904 /*
 905  * We are done. Do not return, instead branch to second part of board
 906  * initialization, now running from RAM.
 907  */
 908         addi    r0, r10, in_ram - _start + EXC_OFF_SYS_RESET
 909         mtlr    r0
 910         blr
 911
 912 in_ram:
 913
 914         /*
 915          * Relocation Function, r12 point to got2+0x8000
 916          *
 917          * Adjust got2 pointers, no need to check for 0, this code
 918          * already puts a few entries in the table.
 919          */
 920         li      r0,__got2_entries@sectoff@l
 921         la      r3,GOT(_GOT2_TABLE_)
 922         lwz     r11,GOT(_GOT2_TABLE_)
 923         mtctr   r0
 924         sub     r11,r3,r11
 925         addi    r3,r3,-4
 926 1:      lwzu    r0,4(r3)
 927         cmpwi   r0,0
 928         beq-    2f
 929         add     r0,r0,r11
 930         stw     r0,0(r3)
 931 2:      bdnz    1b
 932
 933 #ifndef MINIMAL_SPL
 934         /*
 935          * Now adjust the fixups and the pointers to the fixups
 936          * in case we need to move ourselves again.
 937          */
 938         li      r0,__fixup_entries@sectoff@l
 939         lwz     r3,GOT(_FIXUP_TABLE_)
 940         cmpwi   r0,0
 941         mtctr   r0
 942         addi    r3,r3,-4
 943         beq     4f
 944 3:      lwzu    r4,4(r3)
 945         lwzux   r0,r4,r11
 946         cmpwi   r0,0
 947         add     r0,r0,r11
 948         stw     r4,0(r3)
 949         beq-    5f
 950         stw     r0,0(r4)
 951 5:      bdnz    3b
 952 4:
 953 #endif
 954
 955 clear_bss:
 956         /*
 957          * Now clear BSS segment
 958          */
 959         lwz     r3,GOT(__bss_start)
 960         lwz     r4,GOT(__bss_end)
 961
 962         cmplw   0, r3, r4
 963         beq     6f
 964
 965         li      r0, 0
 966 5:
 967         stw     r0, 0(r3)
 968         addi    r3, r3, 4
 969         cmplw   0, r3, r4
 970         bne     5b
 971 6:
 972
 973         mr      r3, r9          /* Global Data pointer          */
 974         mr      r4, r10         /* Destination Address          */
 975         bl      board_init_r
 976
 977 #ifndef MINIMAL_SPL
 978         /*
 979          * Copy exception vector code to low memory
 980          *
 981          * r3: dest_addr
 982          * r7: source address, r8: end address, r9: target address
 983          */
 984         .globl  trap_init
 985 trap_init:
 986         mflr    r4              /* save link register */
 987         GET_GOT
 988         lwz     r7, GOT(_start)
 989         lwz     r8, GOT(_end_of_vectors)
 990
 991         li      r9, 0x100       /* reset vector always at 0x100 */
 992
 993         cmplw   0, r7, r8
 994         bgelr                   /* return if r7>=r8 - just in case */
 995 1:
 996         lwz     r0, 0(r7)
 997         stw     r0, 0(r9)
 998         addi    r7, r7, 4
 999         addi    r9, r9, 4
1000         cmplw   0, r7, r8
1001         bne     1b
1002
1003         /*
1004          * relocate `hdlr' and `int_return' entries
1005          */
1006         li      r7, .L_MachineCheck - _start + EXC_OFF_SYS_RESET
1007         li      r8, Alignment - _start + EXC_OFF_SYS_RESET
1008 2:
1009         bl      trap_reloc
1010         addi    r7, r7, 0x100           /* next exception vector */
1011         cmplw   0, r7, r8
1012         blt     2b
1013
1014         li      r7, .L_Alignment - _start + EXC_OFF_SYS_RESET
1015         bl      trap_reloc
1016
1017         li      r7, .L_ProgramCheck - _start + EXC_OFF_SYS_RESET
1018         bl      trap_reloc
1019
1020         li      r7, .L_FPUnavailable - _start + EXC_OFF_SYS_RESET
1021         li      r8, SystemCall - _start + EXC_OFF_SYS_RESET
1022 3:
1023         bl      trap_reloc
1024         addi    r7, r7, 0x100           /* next exception vector */
1025         cmplw   0, r7, r8
1026         blt     3b
1027
1028         li      r7, .L_SingleStep - _start + EXC_OFF_SYS_RESET
1029         li      r8, _end_of_vectors - _start + EXC_OFF_SYS_RESET
1030 4:
1031         bl      trap_reloc
1032         addi    r7, r7, 0x100           /* next exception vector */
1033         cmplw   0, r7, r8
1034         blt     4b
1035
1036         mfmsr   r3                      /* now that the vectors have */
1037         lis     r7, MSR_IP@h            /* relocated into low memory */
1038         ori     r7, r7, MSR_IP@l        /* MSR[IP] can be turned off */
1039         andc    r3, r3, r7              /* (if it was on) */
1040         SYNC                            /* Some chip revs need this... */
1041         mtmsr   r3
1042         SYNC
1043
1044         mtlr    r4                      /* restore link register    */
1045         blr
1046
1047 #endif /* !MINIMAL_SPL */
1048
1049 #ifdef CONFIG_SYS_INIT_RAM_LOCK
1050 lock_ram_in_cache:
1051         /* Allocate Initial RAM in data cache.
1052          */
1053         lis     r3, (CFG_SYS_INIT_RAM_ADDR & ~31)@h
1054         ori     r3, r3, (CFG_SYS_INIT_RAM_ADDR & ~31)@l
1055         li      r4, ((CFG_SYS_INIT_RAM_SIZE & ~31) + \
1056                      (CFG_SYS_INIT_RAM_ADDR & 31) + 31) / 32
1057         mtctr   r4
1058 1:
1059         dcbz    r0, r3
1060         addi    r3, r3, 32
1061         bdnz    1b
1062
1063         /* Lock the data cache */
1064         mfspr   r0, HID0
1065         ori     r0, r0, HID0_DLOCK
1066         sync
1067         mtspr   HID0, r0
1068         sync
1069         blr
1070
1071 #ifndef MINIMAL_SPL
1072 .globl unlock_ram_in_cache
1073 unlock_ram_in_cache:
1074         /* invalidate the INIT_RAM section */
1075         lis     r3, (CFG_SYS_INIT_RAM_ADDR & ~31)@h
1076         ori     r3, r3, (CFG_SYS_INIT_RAM_ADDR & ~31)@l
1077         li      r4, ((CFG_SYS_INIT_RAM_SIZE & ~31) + \
1078                      (CFG_SYS_INIT_RAM_ADDR & 31) + 31) / 32
1079         mtctr   r4
1080 1:      icbi    r0, r3
1081         dcbi    r0, r3
1082         addi    r3, r3, 32
1083         bdnz    1b
1084         sync                    /* Wait for all icbi to complete on bus */
1085         isync
1086
1087         /* Unlock the data cache and invalidate it */
1088         mfspr   r3, HID0
1089         li      r5, HID0_DLOCK|HID0_DCFI
1090         andc    r3, r3, r5              /* no invalidate, unlock */
1091         ori     r5, r3, HID0_DCFI       /* invalidate, unlock */
1092         sync
1093         mtspr   HID0, r5                /* invalidate, unlock */
1094         sync
1095         mtspr   HID0, r3                /* no invalidate, unlock */
1096         blr
1097 #endif /* !MINIMAL_SPL */
1098 #endif /* CONFIG_SYS_INIT_RAM_LOCK */
1099
1100 #ifdef CFG_SYS_FLASHBOOT
1101 map_flash_by_law1:
1102         /* When booting from ROM (Flash or EPROM), clear the  */
1103         /* Address Mask in OR0 so ROM appears everywhere      */
1104         /*----------------------------------------------------*/
1105         lis     r3, (CONFIG_SYS_IMMR)@h  /* r3 <= CONFIG_SYS_IMMR    */
1106         lwz     r4, OR0@l(r3)
1107         li      r5, 0x7fff        /* r5 <= 0x00007FFFF */
1108         and     r4, r4, r5
1109         stw     r4, OR0@l(r3)     /* OR0 <= OR0 & 0x00007FFFF */
1110
1111         /* As MPC8349E User's Manual presented, when RCW[BMS] is set to 0,
1112          * system will boot from 0x0000_0100, and the LBLAWBAR0[BASE_ADDR]
1113          * reset value is 0x00000; when RCW[BMS] is set to 1, system will boot
1114          * from 0xFFF0_0100, and the LBLAWBAR0[BASE_ADDR] reset value is
1115          * 0xFF800.  From the hard resetting to here, the processor fetched and
1116          * executed the instructions one by one.  There is not absolutely
1117          * jumping happened.  Laterly, the u-boot code has to do an absolutely
1118          * jumping to tell the CPU instruction fetching component what the
1119          * u-boot TEXT base address is.  Because the TEXT base resides in the
1120          * boot ROM memory space, to garantee the code can run smoothly after
1121          * that jumping, we must map in the entire boot ROM by Local Access
1122          * Window.  Sometimes, we desire an non-0x00000 or non-0xFF800 starting
1123          * address for boot ROM, such as 0xFE000000.  In this case, the default
1124          * LBIU Local Access Widow 0 will not cover this memory space.  So, we
1125          * need another window to map in it.
1126          */
1127         lis r4, (CFG_SYS_FLASH_BASE)@h
1128         ori r4, r4, (CFG_SYS_FLASH_BASE)@l
1129         stw r4, LBLAWBAR1(r3) /* LBLAWBAR1 <= CFG_SYS_FLASH_BASE */
1130
1131         /* Store 0x80000012 + log2(CFG_SYS_FLASH_SIZE) into LBLAWAR1 */
1132         lis r4, (0x80000012)@h
1133         ori r4, r4, (0x80000012)@l
1134         li r5, CFG_SYS_FLASH_SIZE
1135 1:      srawi. r5, r5, 1        /* r5 = r5 >> 1 */
1136         addi r4, r4, 1
1137         bne 1b
1138
1139         stw r4, LBLAWAR1(r3) /* LBLAWAR1 <= 8MB Flash Size */
1140         /* Wait for HW to catch up */
1141         lwz r4, LBLAWAR1(r3)
1142         twi 0,r4,0
1143         isync
1144         blr
1145
1146         /* Though all the LBIU Local Access Windows and LBC Banks will be
1147          * initialized in the C code, we'd better configure boot ROM's
1148          * window 0 and bank 0 correctly at here.
1149          */
1150 remap_flash_by_law0:
1151         /* Initialize the BR0 with the boot ROM starting address. */
1152         lwz r4, BR0(r3)
1153         li  r5, 0x7FFF
1154         and r4, r4, r5
1155         lis r5, (CFG_SYS_FLASH_BASE & 0xFFFF8000)@h
1156         ori r5, r5, (CFG_SYS_FLASH_BASE & 0xFFFF8000)@l
1157         or  r5, r5, r4
1158         stw r5, BR0(r3) /* r5 <= (CFG_SYS_FLASH_BASE & 0xFFFF8000) | (BR0 & 0x00007FFF) */
1159
1160         lwz r4, OR0(r3)
1161         lis r5, ~((CFG_SYS_FLASH_SIZE << 4) - 1)
1162         or r4, r4, r5
1163         stw r4, OR0(r3)
1164
1165         lis r4, (CFG_SYS_FLASH_BASE)@h
1166         ori r4, r4, (CFG_SYS_FLASH_BASE)@l
1167         stw r4, LBLAWBAR0(r3) /* LBLAWBAR0 <= CFG_SYS_FLASH_BASE */
1168
1169         /* Store 0x80000012 + log2(CFG_SYS_FLASH_SIZE) into LBLAWAR0 */
1170         lis r4, (0x80000012)@h
1171         ori r4, r4, (0x80000012)@l
1172         li r5, CFG_SYS_FLASH_SIZE
1173 1:      srawi. r5, r5, 1 /* r5 = r5 >> 1 */
1174         addi r4, r4, 1
1175         bne 1b
1176         stw r4, LBLAWAR0(r3) /* LBLAWAR0 <= Flash Size */
1177
1178
1179         xor r4, r4, r4
1180         stw r4, LBLAWBAR1(r3)
1181         stw r4, LBLAWAR1(r3) /* Off LBIU LAW1 */
1182         /* Wait for HW to catch up */
1183         lwz r4, LBLAWAR1(r3)
1184         twi 0,r4,0
1185         isync
1186         blr
1187 #endif /* CFG_SYS_FLASHBOOT */