arch/powerpc/cpu/mpc83xx/spd_sdram.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2006-2007 Freescale Semiconductor, Inc.
   4  *
   5  * (C) Copyright 2006
   6  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   7  *
   8  * Copyright (C) 2004-2006 Freescale Semiconductor, Inc.
   9  * (C) Copyright 2003 Motorola Inc.
  10  * Xianghua Xiao (X.Xiao@motorola.com)
  11  */
  12
  13 #ifndef CONFIG_MPC83XX_SDRAM
  14
  15 #include <common.h>
  16 #include <vsprintf.h>
  17 #include <asm/processor.h>
  18 #include <asm/io.h>
  19 #include <i2c.h>
  20 #include <spd.h>
  21 #include <asm/mmu.h>
  22 #include <spd_sdram.h>
  23
  24 DECLARE_GLOBAL_DATA_PTR;
  25
  26 void board_add_ram_info(int use_default)
  27 {
  28         volatile immap_t *immap = (immap_t *) CONFIG_SYS_IMMR;
  29         volatile ddr83xx_t *ddr = &immap->ddr;
  30         char buf[32];
  31
  32         printf(" (DDR%d", ((ddr->sdram_cfg & SDRAM_CFG_SDRAM_TYPE_MASK)
  33                            >> SDRAM_CFG_SDRAM_TYPE_SHIFT) - 1);
  34
  35 #if defined(CONFIG_ARCH_MPC8308) || defined(CONFIG_ARCH_MPC831X)
  36         if ((ddr->sdram_cfg & SDRAM_CFG_DBW_MASK) == SDRAM_CFG_DBW_16)
  37                 puts(", 16-bit");
  38         else if ((ddr->sdram_cfg & SDRAM_CFG_DBW_MASK) == SDRAM_CFG_DBW_32)
  39                 puts(", 32-bit");
  40         else
  41                 puts(", unknown width");
  42 #else
  43         if (ddr->sdram_cfg & SDRAM_CFG_32_BE)
  44                 puts(", 32-bit");
  45         else
  46                 puts(", 64-bit");
  47 #endif
  48
  49         if (ddr->sdram_cfg & SDRAM_CFG_ECC_EN)
  50                 puts(", ECC on");
  51         else
  52                 puts(", ECC off");
  53
  54         printf(", %s MHz)", strmhz(buf, gd->mem_clk));
  55
  56 #if defined(CONFIG_SYS_LB_SDRAM) && defined(CONFIG_SYS_LBC_SDRAM_SIZE)
  57         puts("\nSDRAM: ");
  58         print_size (CONFIG_SYS_LBC_SDRAM_SIZE * 1024 * 1024, " (local bus)");
  59 #endif
  60 }
  61
  62 #ifdef CONFIG_SPD_EEPROM
  63 #ifndef CONFIG_SYS_READ_SPD
  64 #define CONFIG_SYS_READ_SPD     i2c_read
  65 #endif
  66 #ifndef SPD_EEPROM_OFFSET
  67 #define SPD_EEPROM_OFFSET       0
  68 #endif
  69 #ifndef SPD_EEPROM_ADDR_LEN
  70 #define SPD_EEPROM_ADDR_LEN     1
  71 #endif
  72
  73 /*
  74  * Convert picoseconds into clock cycles (rounding up if needed).
  75  */
  76 int
  77 picos_to_clk(int picos)
  78 {
  79         unsigned int mem_bus_clk;
  80         int clks;
  81
  82         mem_bus_clk = gd->mem_clk >> 1;
  83         clks = picos / (1000000000 / (mem_bus_clk / 1000));
  84         if (picos % (1000000000 / (mem_bus_clk / 1000)) != 0)
  85                 clks++;
  86
  87         return clks;
  88 }
  89
  90 unsigned int banksize(unsigned char row_dens)
  91 {
  92         return ((row_dens >> 2) | ((row_dens & 3) << 6)) << 24;
  93 }
  94
  95 int read_spd(uint addr)
  96 {
  97         return ((int) addr);
  98 }
  99
 100 #undef SPD_DEBUG
 101 #ifdef SPD_DEBUG
 102 static void spd_debug(spd_eeprom_t *spd)
 103 {
 104         printf ("\nDIMM type:       %-18.18s\n", spd->mpart);
 105         printf ("SPD size:        %d\n", spd->info_size);
 106         printf ("EEPROM size:     %d\n", 1 << spd->chip_size);
 107         printf ("Memory type:     %d\n", spd->mem_type);
 108         printf ("Row addr:        %d\n", spd->nrow_addr);
 109         printf ("Column addr:     %d\n", spd->ncol_addr);
 110         printf ("# of rows:       %d\n", spd->nrows);
 111         printf ("Row density:     %d\n", spd->row_dens);
 112         printf ("# of banks:      %d\n", spd->nbanks);
 113         printf ("Data width:      %d\n",
 114                         256 * spd->dataw_msb + spd->dataw_lsb);
 115         printf ("Chip width:      %d\n", spd->primw);
 116         printf ("Refresh rate:    %02X\n", spd->refresh);
 117         printf ("CAS latencies:   %02X\n", spd->cas_lat);
 118         printf ("Write latencies: %02X\n", spd->write_lat);
 119         printf ("tRP:             %d\n", spd->trp);
 120         printf ("tRCD:            %d\n", spd->trcd);
 121         printf ("\n");
 122 }
 123 #endif /* SPD_DEBUG */
 124
 125 long int spd_sdram()
 126 {
 127         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
 128         volatile ddr83xx_t *ddr = &immap->ddr;
 129         volatile law83xx_t *ecm = &immap->sysconf.ddrlaw[0];
 130         spd_eeprom_t spd;
 131         unsigned int n_ranks;
 132         unsigned int odt_rd_cfg, odt_wr_cfg;
 133         unsigned char twr_clk, twtr_clk;
 134         unsigned int sdram_type;
 135         unsigned int memsize;
 136         unsigned int law_size;
 137         unsigned char caslat, caslat_ctrl;
 138         unsigned int trfc, trfc_clk, trfc_low;
 139         unsigned int trcd_clk, trtp_clk;
 140         unsigned char cke_min_clk;
 141         unsigned char add_lat, wr_lat;
 142         unsigned char wr_data_delay;
 143         unsigned char four_act;
 144         unsigned char cpo;
 145         unsigned char burstlen;
 146         unsigned char odt_cfg, mode_odt_enable;
 147         unsigned int max_bus_clk;
 148         unsigned int max_data_rate, effective_data_rate;
 149         unsigned int ddrc_clk;
 150         unsigned int refresh_clk;
 151         unsigned int sdram_cfg;
 152         unsigned int ddrc_ecc_enable;
 153         unsigned int pvr = get_pvr();
 154
 155         /*
 156          * First disable the memory controller (could be enabled
 157          * by the debugger)
 158          */
 159         clrsetbits_be32(&ddr->sdram_cfg, SDRAM_CFG_MEM_EN, 0);
 160         sync();
 161         isync();
 162
 163         /* Read SPD parameters with I2C */
 164         CONFIG_SYS_READ_SPD(SPD_EEPROM_ADDRESS, SPD_EEPROM_OFFSET,
 165                 SPD_EEPROM_ADDR_LEN, (uchar *) &spd, sizeof(spd));
 166 #ifdef SPD_DEBUG
 167         spd_debug(&spd);
 168 #endif
 169         /* Check the memory type */
 170         if (spd.mem_type != SPD_MEMTYPE_DDR && spd.mem_type != SPD_MEMTYPE_DDR2) {
 171                 debug("DDR: Module mem type is %02X\n", spd.mem_type);
 172                 return 0;
 173         }
 174
 175         /* Check the number of physical bank */
 176         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 177                 n_ranks = spd.nrows;
 178         } else {
 179                 n_ranks = (spd.nrows & 0x7) + 1;
 180         }
 181
 182         if (n_ranks > 2) {
 183                 printf("DDR: The number of physical bank is %02X\n", n_ranks);
 184                 return 0;
 185         }
 186
 187         /* Check if the number of row of the module is in the range of DDRC */
 188         if (spd.nrow_addr < 12 || spd.nrow_addr > 15) {
 189                 printf("DDR: Row number is out of range of DDRC, row=%02X\n",
 190                                                          spd.nrow_addr);
 191                 return 0;
 192         }
 193
 194         /* Check if the number of col of the module is in the range of DDRC */
 195         if (spd.ncol_addr < 8 || spd.ncol_addr > 11) {
 196                 printf("DDR: Col number is out of range of DDRC, col=%02X\n",
 197                                                          spd.ncol_addr);
 198                 return 0;
 199         }
 200
 201 #ifdef CONFIG_SYS_DDRCDR_VALUE
 202         /*
 203          * Adjust DDR II IO voltage biasing.  It just makes it work.
 204          */
 205         if(spd.mem_type == SPD_MEMTYPE_DDR2) {
 206                 immap->sysconf.ddrcdr = CONFIG_SYS_DDRCDR_VALUE;
 207         }
 208         udelay(50000);
 209 #endif
 210
 211         /*
 212          * ODT configuration recommendation from DDR Controller Chapter.
 213          */
 214         odt_rd_cfg = 0;                 /* Never assert ODT */
 215         odt_wr_cfg = 0;                 /* Never assert ODT */
 216         if (spd.mem_type == SPD_MEMTYPE_DDR2) {
 217                 odt_wr_cfg = 1;         /* Assert ODT on writes to CSn */
 218         }
 219
 220         /* Setup DDR chip select register */
 221 #ifdef CONFIG_SYS_83XX_DDR_USES_CS0
 222         ddr->csbnds[0].csbnds = (banksize(spd.row_dens) >> 24) - 1;
 223         ddr->cs_config[0] = ( 1 << 31
 224                             | (odt_rd_cfg << 20)
 225                             | (odt_wr_cfg << 16)
 226                             | ((spd.nbanks == 8 ? 1 : 0) << 14)
 227                             | ((spd.nrow_addr - 12) << 8)
 228                             | (spd.ncol_addr - 8) );
 229         debug("\n");
 230         debug("cs0_bnds = 0x%08x\n",ddr->csbnds[0].csbnds);
 231         debug("cs0_config = 0x%08x\n",ddr->cs_config[0]);
 232
 233         if (n_ranks == 2) {
 234                 ddr->csbnds[1].csbnds = ( (banksize(spd.row_dens) >> 8)
 235                                   | ((banksize(spd.row_dens) >> 23) - 1) );
 236                 ddr->cs_config[1] = ( 1<<31
 237                                     | (odt_rd_cfg << 20)
 238                                     | (odt_wr_cfg << 16)
 239                                     | ((spd.nbanks == 8 ? 1 : 0) << 14)
 240                                     | ((spd.nrow_addr - 12) << 8)
 241                                     | (spd.ncol_addr - 8) );
 242                 debug("cs1_bnds = 0x%08x\n",ddr->csbnds[1].csbnds);
 243                 debug("cs1_config = 0x%08x\n",ddr->cs_config[1]);
 244         }
 245
 246 #else
 247         ddr->csbnds[2].csbnds = (banksize(spd.row_dens) >> 24) - 1;
 248         ddr->cs_config[2] = ( 1 << 31
 249                             | (odt_rd_cfg << 20)
 250                             | (odt_wr_cfg << 16)
 251                             | ((spd.nbanks == 8 ? 1 : 0) << 14)
 252                             | ((spd.nrow_addr - 12) << 8)
 253                             | (spd.ncol_addr - 8) );
 254         debug("\n");
 255         debug("cs2_bnds = 0x%08x\n",ddr->csbnds[2].csbnds);
 256         debug("cs2_config = 0x%08x\n",ddr->cs_config[2]);
 257
 258         if (n_ranks == 2) {
 259                 ddr->csbnds[3].csbnds = ( (banksize(spd.row_dens) >> 8)
 260                                   | ((banksize(spd.row_dens) >> 23) - 1) );
 261                 ddr->cs_config[3] = ( 1<<31
 262                                     | (odt_rd_cfg << 20)
 263                                     | (odt_wr_cfg << 16)
 264                                     | ((spd.nbanks == 8 ? 1 : 0) << 14)
 265                                     | ((spd.nrow_addr - 12) << 8)
 266                                     | (spd.ncol_addr - 8) );
 267                 debug("cs3_bnds = 0x%08x\n",ddr->csbnds[3].csbnds);
 268                 debug("cs3_config = 0x%08x\n",ddr->cs_config[3]);
 269         }
 270 #endif
 271
 272         /*
 273          * Figure out memory size in Megabytes.
 274          */
 275         memsize = n_ranks * banksize(spd.row_dens) / 0x100000;
 276
 277         /*
 278          * First supported LAW size is 16M, at LAWAR_SIZE_16M == 23.
 279          */
 280         law_size = 19 + __ilog2(memsize);
 281
 282         /*
 283          * Set up LAWBAR for all of DDR.
 284          */
 285         ecm->bar = CONFIG_SYS_SDRAM_BASE & 0xfffff000;
 286         ecm->ar  = (LAWAR_EN | LAWAR_TRGT_IF_DDR | (LAWAR_SIZE & law_size));
 287         debug("DDR:bar=0x%08x\n", ecm->bar);
 288         debug("DDR:ar=0x%08x\n", ecm->ar);
 289
 290         /*
 291          * Find the largest CAS by locating the highest 1 bit
 292          * in the spd.cas_lat field.  Translate it to a DDR
 293          * controller field value:
 294          *
 295          *      CAS Lat DDR I   DDR II  Ctrl
 296          *      Clocks  SPD Bit SPD Bit Value
 297          *      ------- ------- ------- -----
 298          *      1.0     0               0001
 299          *      1.5     1               0010
 300          *      2.0     2       2       0011
 301          *      2.5     3               0100
 302          *      3.0     4       3       0101
 303          *      3.5     5               0110
 304          *      4.0     6       4       0111
 305          *      4.5                     1000
 306          *      5.0             5       1001
 307          */
 308         caslat = __ilog2(spd.cas_lat);
 309         if ((spd.mem_type == SPD_MEMTYPE_DDR)
 310             && (caslat > 6)) {
 311                 printf("DDR I: Invalid SPD CAS Latency: 0x%x.\n", spd.cas_lat);
 312                 return 0;
 313         } else if (spd.mem_type == SPD_MEMTYPE_DDR2
 314                    && (caslat < 2 || caslat > 5)) {
 315                 printf("DDR II: Invalid SPD CAS Latency: 0x%x.\n",
 316                        spd.cas_lat);
 317                 return 0;
 318         }
 319         debug("DDR: caslat SPD bit is %d\n", caslat);
 320
 321         max_bus_clk = 1000 *10 / (((spd.clk_cycle & 0xF0) >> 4) * 10
 322                         + (spd.clk_cycle & 0x0f));
 323         max_data_rate = max_bus_clk * 2;
 324
 325         debug("DDR:Module maximum data rate is: %d MHz\n", max_data_rate);
 326
 327         ddrc_clk = gd->mem_clk / 1000000;
 328         effective_data_rate = 0;
 329
 330         if (max_data_rate >= 460) { /* it is DDR2-800, 667, 533 */
 331                 if (spd.cas_lat & 0x08)
 332                         caslat = 3;
 333                 else
 334                         caslat = 4;
 335                 if (ddrc_clk <= 460 && ddrc_clk > 350)
 336                         effective_data_rate = 400;
 337                 else if (ddrc_clk <=350 && ddrc_clk > 280)
 338                         effective_data_rate = 333;
 339                 else if (ddrc_clk <= 280 && ddrc_clk > 230)
 340                         effective_data_rate = 266;
 341                 else
 342                         effective_data_rate = 200;
 343         } else if (max_data_rate >= 390 && max_data_rate < 460) { /* it is DDR 400 */
 344                 if (ddrc_clk <= 460 && ddrc_clk > 350) {
 345                         /* DDR controller clk at 350~460 */
 346                         effective_data_rate = 400; /* 5ns */
 347                         caslat = caslat;
 348                 } else if (ddrc_clk <= 350 && ddrc_clk > 280) {
 349                         /* DDR controller clk at 280~350 */
 350                         effective_data_rate = 333; /* 6ns */
 351                         if (spd.clk_cycle2 == 0x60)
 352                                 caslat = caslat - 1;
 353                         else
 354                                 caslat = caslat;
 355                 } else if (ddrc_clk <= 280 && ddrc_clk > 230) {
 356                         /* DDR controller clk at 230~280 */
 357                         effective_data_rate = 266; /* 7.5ns */
 358                         if (spd.clk_cycle3 == 0x75)
 359                                 caslat = caslat - 2;
 360                         else if (spd.clk_cycle2 == 0x75)
 361                                 caslat = caslat - 1;
 362                         else
 363                                 caslat = caslat;
 364                 } else if (ddrc_clk <= 230 && ddrc_clk > 90) {
 365                         /* DDR controller clk at 90~230 */
 366                         effective_data_rate = 200; /* 10ns */
 367                         if (spd.clk_cycle3 == 0xa0)
 368                                 caslat = caslat - 2;
 369                         else if (spd.clk_cycle2 == 0xa0)
 370                                 caslat = caslat - 1;
 371                         else
 372                                 caslat = caslat;
 373                 }
 374         } else if (max_data_rate >= 323) { /* it is DDR 333 */
 375                 if (ddrc_clk <= 350 && ddrc_clk > 280) {
 376                         /* DDR controller clk at 280~350 */
 377                         effective_data_rate = 333; /* 6ns */
 378                         caslat = caslat;
 379                 } else if (ddrc_clk <= 280 && ddrc_clk > 230) {
 380                         /* DDR controller clk at 230~280 */
 381                         effective_data_rate = 266; /* 7.5ns */
 382                         if (spd.clk_cycle2 == 0x75)
 383                                 caslat = caslat - 1;
 384                         else
 385                                 caslat = caslat;
 386                 } else if (ddrc_clk <= 230 && ddrc_clk > 90) {
 387                         /* DDR controller clk at 90~230 */
 388                         effective_data_rate = 200; /* 10ns */
 389                         if (spd.clk_cycle3 == 0xa0)
 390                                 caslat = caslat - 2;
 391                         else if (spd.clk_cycle2 == 0xa0)
 392                                 caslat = caslat - 1;
 393                         else
 394                                 caslat = caslat;
 395                 }
 396         } else if (max_data_rate >= 256) { /* it is DDR 266 */
 397                 if (ddrc_clk <= 350 && ddrc_clk > 280) {
 398                         /* DDR controller clk at 280~350 */
 399                         printf("DDR: DDR controller freq is more than "
 400                                 "max data rate of the module\n");
 401                         return 0;
 402                 } else if (ddrc_clk <= 280 && ddrc_clk > 230) {
 403                         /* DDR controller clk at 230~280 */
 404                         effective_data_rate = 266; /* 7.5ns */
 405                         caslat = caslat;
 406                 } else if (ddrc_clk <= 230 && ddrc_clk > 90) {
 407                         /* DDR controller clk at 90~230 */
 408                         effective_data_rate = 200; /* 10ns */
 409                         if (spd.clk_cycle2 == 0xa0)
 410                                 caslat = caslat - 1;
 411                 }
 412         } else if (max_data_rate >= 190) { /* it is DDR 200 */
 413                 if (ddrc_clk <= 350 && ddrc_clk > 230) {
 414                         /* DDR controller clk at 230~350 */
 415                         printf("DDR: DDR controller freq is more than "
 416                                 "max data rate of the module\n");
 417                         return 0;
 418                 } else if (ddrc_clk <= 230 && ddrc_clk > 90) {
 419                         /* DDR controller clk at 90~230 */
 420                         effective_data_rate = 200; /* 10ns */
 421                         caslat = caslat;
 422                 }
 423         }
 424
 425         debug("DDR:Effective data rate is: %dMHz\n", effective_data_rate);
 426         debug("DDR:The MSB 1 of CAS Latency is: %d\n", caslat);
 427
 428         /*
 429          * Errata DDR6 work around: input enable 2 cycles earlier.
 430          * including MPC834X Rev1.0/1.1 and MPC8360 Rev1.1/1.2.
 431          */
 432         if(PVR_MAJ(pvr) <= 1 && spd.mem_type == SPD_MEMTYPE_DDR){
 433                 if (caslat == 2)
 434                         ddr->debug_reg = 0x201c0000; /* CL=2 */
 435                 else if (caslat == 3)
 436                         ddr->debug_reg = 0x202c0000; /* CL=2.5 */
 437                 else if (caslat == 4)
 438                         ddr->debug_reg = 0x202c0000; /* CL=3.0 */
 439
 440                 sync();
 441
 442                 debug("Errata DDR6 (debug_reg=0x%08x)\n", ddr->debug_reg);
 443         }
 444
 445         /*
 446          * Convert caslat clocks to DDR controller value.
 447          * Force caslat_ctrl to be DDR Controller field-sized.
 448          */
 449         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 450                 caslat_ctrl = (caslat + 1) & 0x07;
 451         } else {
 452                 caslat_ctrl =  (2 * caslat - 1) & 0x0f;
 453         }
 454
 455         debug("DDR: effective data rate is %d MHz\n", effective_data_rate);
 456         debug("DDR: caslat SPD bit is %d, controller field is 0x%x\n",
 457               caslat, caslat_ctrl);
 458
 459         /*
 460          * Timing Config 0.
 461          * Avoid writing for DDR I.
 462          */
 463         if (spd.mem_type == SPD_MEMTYPE_DDR2) {
 464                 unsigned char taxpd_clk = 8;            /* By the book. */
 465                 unsigned char tmrd_clk = 2;             /* By the book. */
 466                 unsigned char act_pd_exit = 2;          /* Empirical? */
 467                 unsigned char pre_pd_exit = 6;          /* Empirical? */
 468
 469                 ddr->timing_cfg_0 = (0
 470                         | ((act_pd_exit & 0x7) << 20)   /* ACT_PD_EXIT */
 471                         | ((pre_pd_exit & 0x7) << 16)   /* PRE_PD_EXIT */
 472                         | ((taxpd_clk & 0xf) << 8)      /* ODT_PD_EXIT */
 473                         | ((tmrd_clk & 0xf) << 0)       /* MRS_CYC */
 474                         );
 475                 debug("DDR: timing_cfg_0 = 0x%08x\n", ddr->timing_cfg_0);
 476         }
 477
 478         /*
 479          * For DDR I, WRREC(Twr) and WRTORD(Twtr) are not in SPD,
 480          * use conservative value.
 481          * For DDR II, they are bytes 36 and 37, in quarter nanos.
 482          */
 483
 484         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 485                 twr_clk = 3;    /* Clocks */
 486                 twtr_clk = 1;   /* Clocks */
 487         } else {
 488                 twr_clk = picos_to_clk(spd.twr * 250);
 489                 twtr_clk = picos_to_clk(spd.twtr * 250);
 490                 if (twtr_clk < 2)
 491                         twtr_clk = 2;
 492         }
 493
 494         /*
 495          * Calculate Trfc, in picos.
 496          * DDR I:  Byte 42 straight up in ns.
 497          * DDR II: Byte 40 and 42 swizzled some, in ns.
 498          */
 499         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 500                 trfc = spd.trfc * 1000;         /* up to ps */
 501         } else {
 502                 unsigned int byte40_table_ps[8] = {
 503                         0,
 504                         250,
 505                         330,
 506                         500,
 507                         660,
 508                         750,
 509                         0,
 510                         0
 511                 };
 512
 513                 trfc = (((spd.trctrfc_ext & 0x1) * 256) + spd.trfc) * 1000
 514                         + byte40_table_ps[(spd.trctrfc_ext >> 1) & 0x7];
 515         }
 516         trfc_clk = picos_to_clk(trfc);
 517
 518         /*
 519          * Trcd, Byte 29, from quarter nanos to ps and clocks.
 520          */
 521         trcd_clk = picos_to_clk(spd.trcd * 250) & 0x7;
 522
 523         /*
 524          * Convert trfc_clk to DDR controller fields.  DDR I should
 525          * fit in the REFREC field (16-19) of TIMING_CFG_1, but the
 526          * 83xx controller has an extended REFREC field of three bits.
 527          * The controller automatically adds 8 clocks to this value,
 528          * so preadjust it down 8 first before splitting it up.
 529          */
 530         trfc_low = (trfc_clk - 8) & 0xf;
 531
 532         ddr->timing_cfg_1 =
 533             (((picos_to_clk(spd.trp * 250) & 0x07) << 28 ) |    /* PRETOACT */
 534              ((picos_to_clk(spd.tras * 1000) & 0x0f ) << 24 ) | /* ACTTOPRE */
 535              (trcd_clk << 20 ) |                                /* ACTTORW */
 536              (caslat_ctrl << 16 ) |                             /* CASLAT */
 537              (trfc_low << 12 ) |                                /* REFEC */
 538              ((twr_clk & 0x07) << 8) |                          /* WRRREC */
 539              ((picos_to_clk(spd.trrd * 250) & 0x07) << 4) |     /* ACTTOACT */
 540              ((twtr_clk & 0x07) << 0)                           /* WRTORD */
 541             );
 542
 543         /*
 544          * Additive Latency
 545          * For DDR I, 0.
 546          * For DDR II, with ODT enabled, use "a value" less than ACTTORW,
 547          * which comes from Trcd, and also note that:
 548          *      add_lat + caslat must be >= 4
 549          */
 550         add_lat = 0;
 551         if (spd.mem_type == SPD_MEMTYPE_DDR2
 552             && (odt_wr_cfg || odt_rd_cfg)
 553             && (caslat < 4)) {
 554                 add_lat = 4 - caslat;
 555                 if ((add_lat + caslat) < 4) {
 556                         add_lat = 0;
 557                 }
 558         }
 559
 560         /*
 561          * Write Data Delay
 562          * Historically 0x2 == 4/8 clock delay.
 563          * Empirically, 0x3 == 6/8 clock delay is suggested for DDR I 266.
 564          */
 565         wr_data_delay = 2;
 566 #ifdef CONFIG_SYS_DDR_WRITE_DATA_DELAY
 567         wr_data_delay = CONFIG_SYS_DDR_WRITE_DATA_DELAY;
 568 #endif
 569
 570         /*
 571          * Write Latency
 572          * Read to Precharge
 573          * Minimum CKE Pulse Width.
 574          * Four Activate Window
 575          */
 576         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 577                 /*
 578                  * This is a lie.  It should really be 1, but if it is
 579                  * set to 1, bits overlap into the old controller's
 580                  * otherwise unused ACSM field.  If we leave it 0, then
 581                  * the HW will magically treat it as 1 for DDR 1.  Oh Yea.
 582                  */
 583                 wr_lat = 0;
 584
 585                 trtp_clk = 2;           /* By the book. */
 586                 cke_min_clk = 1;        /* By the book. */
 587                 four_act = 1;           /* By the book. */
 588
 589         } else {
 590                 wr_lat = caslat - 1;
 591
 592                 /* Convert SPD value from quarter nanos to picos. */
 593                 trtp_clk = picos_to_clk(spd.trtp * 250);
 594                 if (trtp_clk < 2)
 595                         trtp_clk = 2;
 596                 trtp_clk += add_lat;
 597
 598                 cke_min_clk = 3;        /* By the book. */
 599                 four_act = picos_to_clk(37500); /* By the book. 1k pages? */
 600         }
 601
 602         /*
 603          * Empirically set ~MCAS-to-preamble override for DDR 2.
 604          * Your mileage will vary.
 605          */
 606         cpo = 0;
 607         if (spd.mem_type == SPD_MEMTYPE_DDR2) {
 608 #ifdef CONFIG_SYS_DDR_CPO
 609                 cpo = CONFIG_SYS_DDR_CPO;
 610 #else
 611                 if (effective_data_rate == 266) {
 612                         cpo = 0x4;              /* READ_LAT + 1/2 */
 613                 } else if (effective_data_rate == 333) {
 614                         cpo = 0x6;              /* READ_LAT + 1 */
 615                 } else if (effective_data_rate == 400) {
 616                         cpo = 0x7;              /* READ_LAT + 5/4 */
 617                 } else {
 618                         /* Automatic calibration */
 619                         cpo = 0x1f;
 620                 }
 621 #endif
 622         }
 623
 624         ddr->timing_cfg_2 = (0
 625                 | ((add_lat & 0x7) << 28)               /* ADD_LAT */
 626                 | ((cpo & 0x1f) << 23)                  /* CPO */
 627                 | ((wr_lat & 0x7) << 19)                /* WR_LAT */
 628                 | ((trtp_clk & 0x7) << 13)              /* RD_TO_PRE */
 629                 | ((wr_data_delay & 0x7) << 10)         /* WR_DATA_DELAY */
 630                 | ((cke_min_clk & 0x7) << 6)            /* CKE_PLS */
 631                 | ((four_act & 0x1f) << 0)              /* FOUR_ACT */
 632                 );
 633
 634         debug("DDR:timing_cfg_1=0x%08x\n", ddr->timing_cfg_1);
 635         debug("DDR:timing_cfg_2=0x%08x\n", ddr->timing_cfg_2);
 636
 637         /* Check DIMM data bus width */
 638         if (spd.dataw_lsb < 64) {
 639                 if (spd.mem_type == SPD_MEMTYPE_DDR)
 640                         burstlen = 0x03; /* 32 bit data bus, burst len is 8 */
 641                 else
 642                         burstlen = 0x02; /* 32 bit data bus, burst len is 4 */
 643                 debug("\n   DDR DIMM: data bus width is 32 bit");
 644         } else {
 645                 burstlen = 0x02; /* Others act as 64 bit bus, burst len is 4 */
 646                 debug("\n   DDR DIMM: data bus width is 64 bit");
 647         }
 648
 649         /* Is this an ECC DDR chip? */
 650         if (spd.config == 0x02)
 651                 debug(" with ECC\n");
 652         else
 653                 debug(" without ECC\n");
 654
 655         /* Burst length is always 4 for 64 bit data bus, 8 for 32 bit data bus,
 656            Burst type is sequential
 657          */
 658         if (spd.mem_type == SPD_MEMTYPE_DDR) {
 659                 switch (caslat) {
 660                 case 1:
 661                         ddr->sdram_mode = 0x50 | burstlen; /* CL=1.5 */
 662                         break;
 663                 case 2:
 664                         ddr->sdram_mode = 0x20 | burstlen; /* CL=2.0 */
 665                         break;
 666                 case 3:
 667                         ddr->sdram_mode = 0x60 | burstlen; /* CL=2.5 */
 668                         break;
 669                 case 4:
 670                         ddr->sdram_mode = 0x30 | burstlen; /* CL=3.0 */
 671                         break;
 672                 default:
 673                         printf("DDR:only CL 1.5, 2.0, 2.5, 3.0 is supported\n");
 674                         return 0;
 675                 }
 676         } else {
 677                 mode_odt_enable = 0x0;                  /* Default disabled */
 678                 if (odt_wr_cfg || odt_rd_cfg) {
 679                         /*
 680                          * Bits 6 and 2 in Extended MRS(1)
 681                          * Bit 2 == 0x04 == 75 Ohm, with 2 DIMM modules.
 682                          * Bit 6 == 0x40 == 150 Ohm, with 1 DIMM module.
 683                          */
 684                         mode_odt_enable = 0x40;         /* 150 Ohm */
 685                 }
 686
 687                 ddr->sdram_mode =
 688                         (0
 689                          | (1 << (16 + 10))             /* DQS Differential disable */
 690 #ifdef CONFIG_SYS_DDR_MODE_WEAK
 691                          | (1 << (16 + 1))              /* weak driver (~60%) */
 692 #endif
 693                          | (add_lat << (16 + 3))        /* Additive Latency in EMRS1 */
 694                          | (mode_odt_enable << 16)      /* ODT Enable in EMRS1 */
 695                          | ((twr_clk - 1) << 9)         /* Write Recovery Autopre */
 696                          | (caslat << 4)                /* caslat */
 697                          | (burstlen << 0)              /* Burst length */
 698                         );
 699         }
 700         debug("DDR:sdram_mode=0x%08x\n", ddr->sdram_mode);
 701
 702         /*
 703          * Clear EMRS2 and EMRS3.
 704          */
 705         ddr->sdram_mode2 = 0;
 706         debug("DDR: sdram_mode2 = 0x%08x\n", ddr->sdram_mode2);
 707
 708         switch (spd.refresh) {
 709                 case 0x00:
 710                 case 0x80:
 711                         refresh_clk = picos_to_clk(15625000);
 712                         break;
 713                 case 0x01:
 714                 case 0x81:
 715                         refresh_clk = picos_to_clk(3900000);
 716                         break;
 717                 case 0x02:
 718                 case 0x82:
 719                         refresh_clk = picos_to_clk(7800000);
 720                         break;
 721                 case 0x03:
 722                 case 0x83:
 723                         refresh_clk = picos_to_clk(31300000);
 724                         break;
 725                 case 0x04:
 726                 case 0x84:
 727                         refresh_clk = picos_to_clk(62500000);
 728                         break;
 729                 case 0x05:
 730                 case 0x85:
 731                         refresh_clk = picos_to_clk(125000000);
 732                         break;
 733                 default:
 734                         refresh_clk = 0x512;
 735                         break;
 736         }
 737
 738         /*
 739          * Set BSTOPRE to 0x100 for page mode
 740          * If auto-charge is used, set BSTOPRE = 0
 741          */
 742         ddr->sdram_interval = ((refresh_clk & 0x3fff) << 16) | 0x100;
 743         debug("DDR:sdram_interval=0x%08x\n", ddr->sdram_interval);
 744
 745         /*
 746          * SDRAM Cfg 2
 747          */
 748         odt_cfg = 0;
 749 #ifndef CONFIG_NEVER_ASSERT_ODT_TO_CPU
 750         if (odt_rd_cfg | odt_wr_cfg) {
 751                 odt_cfg = 0x2;          /* ODT to IOs during reads */
 752         }
 753 #endif
 754         if (spd.mem_type == SPD_MEMTYPE_DDR2) {
 755                 ddr->sdram_cfg2 = (0
 756                             | (0 << 26) /* True DQS */
 757                             | (odt_cfg << 21)   /* ODT only read */
 758                             | (1 << 12) /* 1 refresh at a time */
 759                             );
 760
 761                 debug("DDR: sdram_cfg2  = 0x%08x\n", ddr->sdram_cfg2);
 762         }
 763
 764 #ifdef CONFIG_SYS_DDR_SDRAM_CLK_CNTL    /* Optional platform specific value */
 765         ddr->sdram_clk_cntl = CONFIG_SYS_DDR_SDRAM_CLK_CNTL;
 766 #endif
 767         debug("DDR:sdram_clk_cntl=0x%08x\n", ddr->sdram_clk_cntl);
 768
 769         sync();
 770         isync();
 771
 772         udelay(600);
 773
 774         /*
 775          * Figure out the settings for the sdram_cfg register. Build up
 776          * the value in 'sdram_cfg' before writing since the write into
 777          * the register will actually enable the memory controller, and all
 778          * settings must be done before enabling.
 779          *
 780          * sdram_cfg[0]   = 1 (ddr sdram logic enable)
 781          * sdram_cfg[1]   = 1 (self-refresh-enable)
 782          * sdram_cfg[5:7] = (SDRAM type = DDR SDRAM)
 783          *                      010 DDR 1 SDRAM
 784          *                      011 DDR 2 SDRAM
 785          * sdram_cfg[12] = 0 (32_BE =0 , 64 bit bus mode)
 786          * sdram_cfg[13] = 0 (8_BE =0, 4-beat bursts)
 787          */
 788         if (spd.mem_type == SPD_MEMTYPE_DDR)
 789                 sdram_type = SDRAM_CFG_SDRAM_TYPE_DDR1;
 790         else
 791                 sdram_type = SDRAM_CFG_SDRAM_TYPE_DDR2;
 792
 793         sdram_cfg = (0
 794                      | SDRAM_CFG_MEM_EN         /* DDR enable */
 795                      | SDRAM_CFG_SREN           /* Self refresh */
 796                      | sdram_type               /* SDRAM type */
 797                      );
 798
 799         /* sdram_cfg[3] = RD_EN - registered DIMM enable */
 800         if (spd.mod_attr & 0x02)
 801                 sdram_cfg |= SDRAM_CFG_RD_EN;
 802
 803         /* The DIMM is 32bit width */
 804         if (spd.dataw_lsb < 64) {
 805                 if (spd.mem_type == SPD_MEMTYPE_DDR)
 806                         sdram_cfg |= SDRAM_CFG_32_BE | SDRAM_CFG_8_BE;
 807                 if (spd.mem_type == SPD_MEMTYPE_DDR2)
 808                         sdram_cfg |= SDRAM_CFG_32_BE;
 809         }
 810
 811         ddrc_ecc_enable = 0;
 812
 813 #if defined(CONFIG_DDR_ECC)
 814         /* Enable ECC with sdram_cfg[2] */
 815         if (spd.config == 0x02) {
 816                 sdram_cfg |= 0x20000000;
 817                 ddrc_ecc_enable = 1;
 818                 /* disable error detection */
 819                 ddr->err_disable = ~ECC_ERROR_ENABLE;
 820                 /* set single bit error threshold to maximum value,
 821                  * reset counter to zero */
 822                 ddr->err_sbe = (255 << ECC_ERROR_MAN_SBET_SHIFT) |
 823                                 (0 << ECC_ERROR_MAN_SBEC_SHIFT);
 824         }
 825
 826         debug("DDR:err_disable=0x%08x\n", ddr->err_disable);
 827         debug("DDR:err_sbe=0x%08x\n", ddr->err_sbe);
 828 #endif
 829         debug("   DDRC ECC mode: %s\n", ddrc_ecc_enable ? "ON":"OFF");
 830
 831 #if defined(CONFIG_DDR_2T_TIMING)
 832         /*
 833          * Enable 2T timing by setting sdram_cfg[16].
 834          */
 835         sdram_cfg |= SDRAM_CFG_2T_EN;
 836 #endif
 837         /* Enable controller, and GO! */
 838         ddr->sdram_cfg = sdram_cfg;
 839         sync();
 840         isync();
 841         udelay(500);
 842
 843         debug("DDR:sdram_cfg=0x%08x\n", ddr->sdram_cfg);
 844         return memsize; /*in MBytes*/
 845 }
 846 #endif /* CONFIG_SPD_EEPROM */
 847
 848 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
 849 static inline u32 mftbu(void)
 850 {
 851         u32 rval;
 852
 853         asm volatile("mftbu %0" : "=r" (rval));
 854         return rval;
 855 }
 856
 857 static inline u32 mftb(void)
 858 {
 859         u32 rval;
 860
 861         asm volatile("mftb %0" : "=r" (rval));
 862         return rval;
 863 }
 864
 865 /*
 866  * Use timebase counter, get_timer() is not available
 867  * at this point of initialization yet.
 868  */
 869 static __inline__ unsigned long get_tbms (void)
 870 {
 871         unsigned long tbl;
 872         unsigned long tbu1, tbu2;
 873         unsigned long ms;
 874         unsigned long long tmp;
 875
 876         ulong tbclk = get_tbclk();
 877
 878         /* get the timebase ticks */
 879         do {
 880                 tbu1 = mftbu();
 881                 tbl = mftb();
 882                 tbu2 = mftbu();
 883         } while (tbu1 != tbu2);
 884
 885         /* convert ticks to ms */
 886         tmp = (unsigned long long)(tbu1);
 887         tmp = (tmp << 32);
 888         tmp += (unsigned long long)(tbl);
 889         ms = tmp/(tbclk/1000);
 890
 891         return ms;
 892 }
 893
 894 /*
 895  * Initialize all of memory for ECC, then enable errors.
 896  */
 897 void ddr_enable_ecc(unsigned int dram_size)
 898 {
 899         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
 900         volatile ddr83xx_t *ddr= &immap->ddr;
 901         unsigned long t_start, t_end;
 902         register u64 *p;
 903         register uint size;
 904         unsigned int pattern[2];
 905
 906         icache_enable();
 907         t_start = get_tbms();
 908         pattern[0] = 0xdeadbeef;
 909         pattern[1] = 0xdeadbeef;
 910
 911 #if defined(CONFIG_DDR_ECC_INIT_VIA_DMA)
 912         dma_meminit(pattern[0], dram_size);
 913 #else
 914         debug("ddr init: CPU FP write method\n");
 915         size = dram_size;
 916         for (p = 0; p < (u64*)(size); p++) {
 917                 ppcDWstore((u32*)p, pattern);
 918         }
 919         sync();
 920 #endif
 921
 922         t_end = get_tbms();
 923         icache_disable();
 924
 925         debug("\nREADY!!\n");
 926         debug("ddr init duration: %ld ms\n", t_end - t_start);
 927
 928         /* Clear All ECC Errors */
 929         if ((ddr->err_detect & ECC_ERROR_DETECT_MME) == ECC_ERROR_DETECT_MME)
 930                 ddr->err_detect |= ECC_ERROR_DETECT_MME;
 931         if ((ddr->err_detect & ECC_ERROR_DETECT_MBE) == ECC_ERROR_DETECT_MBE)
 932                 ddr->err_detect |= ECC_ERROR_DETECT_MBE;
 933         if ((ddr->err_detect & ECC_ERROR_DETECT_SBE) == ECC_ERROR_DETECT_SBE)
 934                 ddr->err_detect |= ECC_ERROR_DETECT_SBE;
 935         if ((ddr->err_detect & ECC_ERROR_DETECT_MSE) == ECC_ERROR_DETECT_MSE)
 936                 ddr->err_detect |= ECC_ERROR_DETECT_MSE;
 937
 938         /* Disable ECC-Interrupts */
 939         ddr->err_int_en &= ECC_ERR_INT_DISABLE;
 940
 941         /* Enable errors for ECC */
 942         ddr->err_disable &= ECC_ERROR_ENABLE;
 943
 944         sync();
 945         isync();
 946 }
 947 #endif  /* CONFIG_DDR_ECC */
 948
 949 #endif /* !CONFIG_MPC83XX_SDRAM */