arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  *
  13  * ... and the days got worse and worse and now you see
  14  * I've gone completly out of my mind.
  15  *
  16  * They're coming to take me a away haha
  17  * they're coming to take me a away hoho hihi haha
  18  * to the funny farm where code is beautiful all the time ...
  19  *
  20  * (Condolences to Napoleon XIV)
  21  */
  22
  23 #include <linux/bug.h>
  24 #include <linux/kernel.h>
  25 #include <linux/types.h>
  26 #include <linux/smp.h>
  27 #include <linux/string.h>
  28 #include <linux/init.h>
  29
  30 #include <asm/mmu_context.h>
  31 #include <asm/war.h>
  32
  33 #include "uasm.h"
  34
  35 static inline int r45k_bvahwbug(void)
  36 {
  37         /* XXX: We should probe for the presence of this bug, but we don't. */
  38         return 0;
  39 }
  40
  41 static inline int r4k_250MHZhwbug(void)
  42 {
  43         /* XXX: We should probe for the presence of this bug, but we don't. */
  44         return 0;
  45 }
  46
  47 static inline int __maybe_unused bcm1250_m3_war(void)
  48 {
  49         return BCM1250_M3_WAR;
  50 }
  51
  52 static inline int __maybe_unused r10000_llsc_war(void)
  53 {
  54         return R10000_LLSC_WAR;
  55 }
  56
  57 /*
  58  * Found by experiment: At least some revisions of the 4kc throw under
  59  * some circumstances a machine check exception, triggered by invalid
  60  * values in the index register.  Delaying the tlbp instruction until
  61  * after the next branch,  plus adding an additional nop in front of
  62  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
  63  * why; it's not an issue caused by the core RTL.
  64  *
  65  */
  66 static int __cpuinit m4kc_tlbp_war(void)
  67 {
  68         return (current_cpu_data.processor_id & 0xffff00) ==
  69                (PRID_COMP_MIPS | PRID_IMP_4KC);
  70 }
  71
  72 /* Handle labels (which must be positive integers). */
  73 enum label_id {
  74         label_second_part = 1,
  75         label_leave,
  76 #ifdef MODULE_START
  77         label_module_alloc,
  78 #endif
  79         label_vmalloc,
  80         label_vmalloc_done,
  81         label_tlbw_hazard,
  82         label_split,
  83         label_nopage_tlbl,
  84         label_nopage_tlbs,
  85         label_nopage_tlbm,
  86         label_smp_pgtable_change,
  87         label_r3000_write_probe_fail,
  88 #ifdef CONFIG_HUGETLB_PAGE
  89         label_tlb_huge_update,
  90 #endif
  91 };
  92
  93 UASM_L_LA(_second_part)
  94 UASM_L_LA(_leave)
  95 #ifdef MODULE_START
  96 UASM_L_LA(_module_alloc)
  97 #endif
  98 UASM_L_LA(_vmalloc)
  99 UASM_L_LA(_vmalloc_done)
 100 UASM_L_LA(_tlbw_hazard)
 101 UASM_L_LA(_split)
 102 UASM_L_LA(_nopage_tlbl)
 103 UASM_L_LA(_nopage_tlbs)
 104 UASM_L_LA(_nopage_tlbm)
 105 UASM_L_LA(_smp_pgtable_change)
 106 UASM_L_LA(_r3000_write_probe_fail)
 107 #ifdef CONFIG_HUGETLB_PAGE
 108 UASM_L_LA(_tlb_huge_update)
 109 #endif
 110
 111 /*
 112  * For debug purposes.
 113  */
 114 static inline void dump_handler(const u32 *handler, int count)
 115 {
 116         int i;
 117
 118         pr_debug("\t.set push\n");
 119         pr_debug("\t.set noreorder\n");
 120
 121         for (i = 0; i < count; i++)
 122                 pr_debug("\t%p\t.word 0x%08x\n", &handler[i], handler[i]);
 123
 124         pr_debug("\t.set pop\n");
 125 }
 126
 127 /* The only general purpose registers allowed in TLB handlers. */
 128 #define K0              26
 129 #define K1              27
 130
 131 /* Some CP0 registers */
 132 #define C0_INDEX        0, 0
 133 #define C0_ENTRYLO0     2, 0
 134 #define C0_TCBIND       2, 2
 135 #define C0_ENTRYLO1     3, 0
 136 #define C0_CONTEXT      4, 0
 137 #define C0_PAGEMASK     5, 0
 138 #define C0_BADVADDR     8, 0
 139 #define C0_ENTRYHI      10, 0
 140 #define C0_EPC          14, 0
 141 #define C0_XCONTEXT     20, 0
 142
 143 #ifdef CONFIG_64BIT
 144 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 145 #else
 146 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 147 #endif
 148
 149 /* The worst case length of the handler is around 18 instructions for
 150  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 151  * Maximum space available is 32 instructions for R3000 and 64
 152  * instructions for R4000.
 153  *
 154  * We deliberately chose a buffer size of 128, so we won't scribble
 155  * over anything important on overflow before we panic.
 156  */
 157 static u32 tlb_handler[128] __cpuinitdata;
 158
 159 /* simply assume worst case size for labels and relocs */
 160 static struct uasm_label labels[128] __cpuinitdata;
 161 static struct uasm_reloc relocs[128] __cpuinitdata;
 162
 163 /*
 164  * The R3000 TLB handler is simple.
 165  */
 166 static void __cpuinit build_r3000_tlb_refill_handler(void)
 167 {
 168         long pgdc = (long)pgd_current;
 169         u32 *p;
 170
 171         memset(tlb_handler, 0, sizeof(tlb_handler));
 172         p = tlb_handler;
 173
 174         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 175         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 176         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 177         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 178         uasm_i_sll(&p, K0, K0, 2);
 179         uasm_i_addu(&p, K1, K1, K0);
 180         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 181         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 182         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 183         uasm_i_addu(&p, K1, K1, K0);
 184         uasm_i_lw(&p, K0, 0, K1);
 185         uasm_i_nop(&p); /* load delay */
 186         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 187         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 188         uasm_i_tlbwr(&p); /* cp0 delay */
 189         uasm_i_jr(&p, K1);
 190         uasm_i_rfe(&p); /* branch delay */
 191
 192         if (p > tlb_handler + 32)
 193                 panic("TLB refill handler space exceeded");
 194
 195         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 196                  (unsigned int)(p - tlb_handler));
 197
 198         memcpy((void *)ebase, tlb_handler, 0x80);
 199
 200         dump_handler((u32 *)ebase, 32);
 201 }
 202
 203 /*
 204  * The R4000 TLB handler is much more complicated. We have two
 205  * consecutive handler areas with 32 instructions space each.
 206  * Since they aren't used at the same time, we can overflow in the
 207  * other one.To keep things simple, we first assume linear space,
 208  * then we relocate it to the final handler layout as needed.
 209  */
 210 static u32 final_handler[64] __cpuinitdata;
 211
 212 /*
 213  * Hazards
 214  *
 215  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 216  * 2. A timing hazard exists for the TLBP instruction.
 217  *
 218  *      stalling_instruction
 219  *      TLBP
 220  *
 221  * The JTLB is being read for the TLBP throughout the stall generated by the
 222  * previous instruction. This is not really correct as the stalling instruction
 223  * can modify the address used to access the JTLB.  The failure symptom is that
 224  * the TLBP instruction will use an address created for the stalling instruction
 225  * and not the address held in C0_ENHI and thus report the wrong results.
 226  *
 227  * The software work-around is to not allow the instruction preceding the TLBP
 228  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 229  *
 230  * Errata 2 will not be fixed.  This errata is also on the R5000.
 231  *
 232  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 233  */
 234 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
 235 {
 236         switch (current_cpu_type()) {
 237         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 238         case CPU_R4600:
 239         case CPU_R4700:
 240         case CPU_R5000:
 241         case CPU_R5000A:
 242         case CPU_NEVADA:
 243                 uasm_i_nop(p);
 244                 uasm_i_tlbp(p);
 245                 break;
 246
 247         default:
 248                 uasm_i_tlbp(p);
 249                 break;
 250         }
 251 }
 252
 253 /*
 254  * Write random or indexed TLB entry, and care about the hazards from
 255  * the preceeding mtc0 and for the following eret.
 256  */
 257 enum tlb_write_entry { tlb_random, tlb_indexed };
 258
 259 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
 260                                          struct uasm_reloc **r,
 261                                          enum tlb_write_entry wmode)
 262 {
 263         void(*tlbw)(u32 **) = NULL;
 264
 265         switch (wmode) {
 266         case tlb_random: tlbw = uasm_i_tlbwr; break;
 267         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 268         }
 269
 270         if (cpu_has_mips_r2) {
 271                 if (cpu_has_mips_r2_exec_hazard)
 272                         uasm_i_ehb(p);
 273                 tlbw(p);
 274                 return;
 275         }
 276
 277         switch (current_cpu_type()) {
 278         case CPU_R4000PC:
 279         case CPU_R4000SC:
 280         case CPU_R4000MC:
 281         case CPU_R4400PC:
 282         case CPU_R4400SC:
 283         case CPU_R4400MC:
 284                 /*
 285                  * This branch uses up a mtc0 hazard nop slot and saves
 286                  * two nops after the tlbw instruction.
 287                  */
 288                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 289                 tlbw(p);
 290                 uasm_l_tlbw_hazard(l, *p);
 291                 uasm_i_nop(p);
 292                 break;
 293
 294         case CPU_R4600:
 295         case CPU_R4700:
 296         case CPU_R5000:
 297         case CPU_R5000A:
 298                 uasm_i_nop(p);
 299                 tlbw(p);
 300                 uasm_i_nop(p);
 301                 break;
 302
 303         case CPU_R4300:
 304         case CPU_5KC:
 305         case CPU_TX49XX:
 306         case CPU_PR4450:
 307                 uasm_i_nop(p);
 308                 tlbw(p);
 309                 break;
 310
 311         case CPU_R10000:
 312         case CPU_R12000:
 313         case CPU_R14000:
 314         case CPU_4KC:
 315         case CPU_4KEC:
 316         case CPU_SB1:
 317         case CPU_SB1A:
 318         case CPU_4KSC:
 319         case CPU_20KC:
 320         case CPU_25KF:
 321         case CPU_BCM3302:
 322         case CPU_BCM4710:
 323         case CPU_LOONGSON2:
 324         case CPU_R5500:
 325                 if (m4kc_tlbp_war())
 326                         uasm_i_nop(p);
 327         case CPU_ALCHEMY:
 328                 tlbw(p);
 329                 break;
 330
 331         case CPU_NEVADA:
 332                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 333                 /*
 334                  * This branch uses up a mtc0 hazard nop slot and saves
 335                  * a nop after the tlbw instruction.
 336                  */
 337                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 338                 tlbw(p);
 339                 uasm_l_tlbw_hazard(l, *p);
 340                 break;
 341
 342         case CPU_RM7000:
 343                 uasm_i_nop(p);
 344                 uasm_i_nop(p);
 345                 uasm_i_nop(p);
 346                 uasm_i_nop(p);
 347                 tlbw(p);
 348                 break;
 349
 350         case CPU_RM9000:
 351                 /*
 352                  * When the JTLB is updated by tlbwi or tlbwr, a subsequent
 353                  * use of the JTLB for instructions should not occur for 4
 354                  * cpu cycles and use for data translations should not occur
 355                  * for 3 cpu cycles.
 356                  */
 357                 uasm_i_ssnop(p);
 358                 uasm_i_ssnop(p);
 359                 uasm_i_ssnop(p);
 360                 uasm_i_ssnop(p);
 361                 tlbw(p);
 362                 uasm_i_ssnop(p);
 363                 uasm_i_ssnop(p);
 364                 uasm_i_ssnop(p);
 365                 uasm_i_ssnop(p);
 366                 break;
 367
 368         case CPU_VR4111:
 369         case CPU_VR4121:
 370         case CPU_VR4122:
 371         case CPU_VR4181:
 372         case CPU_VR4181A:
 373                 uasm_i_nop(p);
 374                 uasm_i_nop(p);
 375                 tlbw(p);
 376                 uasm_i_nop(p);
 377                 uasm_i_nop(p);
 378                 break;
 379
 380         case CPU_VR4131:
 381         case CPU_VR4133:
 382         case CPU_R5432:
 383                 uasm_i_nop(p);
 384                 uasm_i_nop(p);
 385                 tlbw(p);
 386                 break;
 387
 388         default:
 389                 panic("No TLB refill handler yet (CPU type: %d)",
 390                       current_cpu_data.cputype);
 391                 break;
 392         }
 393 }
 394
 395 #ifdef CONFIG_HUGETLB_PAGE
 396 static __cpuinit void build_huge_tlb_write_entry(u32 **p,
 397                                                  struct uasm_label **l,
 398                                                  struct uasm_reloc **r,
 399                                                  unsigned int tmp,
 400                                                  enum tlb_write_entry wmode)
 401 {
 402         /* Set huge page tlb entry size */
 403         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 404         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 405         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 406
 407         build_tlb_write_entry(p, l, r, wmode);
 408
 409         /* Reset default page size */
 410         if (PM_DEFAULT_MASK >> 16) {
 411                 uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 412                 uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 413                 uasm_il_b(p, r, label_leave);
 414                 uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 415         } else if (PM_DEFAULT_MASK) {
 416                 uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 417                 uasm_il_b(p, r, label_leave);
 418                 uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 419         } else {
 420                 uasm_il_b(p, r, label_leave);
 421                 uasm_i_mtc0(p, 0, C0_PAGEMASK);
 422         }
 423 }
 424
 425 /*
 426  * Check if Huge PTE is present, if so then jump to LABEL.
 427  */
 428 static void __cpuinit
 429 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 430                 unsigned int pmd, int lid)
 431 {
 432         UASM_i_LW(p, tmp, 0, pmd);
 433         uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 434         uasm_il_bnez(p, r, tmp, lid);
 435 }
 436
 437 static __cpuinit void build_huge_update_entries(u32 **p,
 438                                                 unsigned int pte,
 439                                                 unsigned int tmp)
 440 {
 441         int small_sequence;
 442
 443         /*
 444          * A huge PTE describes an area the size of the
 445          * configured huge page size. This is twice the
 446          * of the large TLB entry size we intend to use.
 447          * A TLB entry half the size of the configured
 448          * huge page size is configured into entrylo0
 449          * and entrylo1 to cover the contiguous huge PTE
 450          * address space.
 451          */
 452         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 453
 454         /* We can clobber tmp.  It isn't used after this.*/
 455         if (!small_sequence)
 456                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 457
 458         UASM_i_SRL(p, pte, pte, 6); /* convert to entrylo */
 459         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* load it */
 460         /* convert to entrylo1 */
 461         if (small_sequence)
 462                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 463         else
 464                 UASM_i_ADDU(p, pte, pte, tmp);
 465
 466         uasm_i_mtc0(p, pte, C0_ENTRYLO1); /* load it */
 467 }
 468
 469 static __cpuinit void build_huge_handler_tail(u32 **p,
 470                                               struct uasm_reloc **r,
 471                                               struct uasm_label **l,
 472                                               unsigned int pte,
 473                                               unsigned int ptr)
 474 {
 475 #ifdef CONFIG_SMP
 476         UASM_i_SC(p, pte, 0, ptr);
 477         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 478         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 479 #else
 480         UASM_i_SW(p, pte, 0, ptr);
 481 #endif
 482         build_huge_update_entries(p, pte, ptr);
 483         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed);
 484 }
 485 #endif /* CONFIG_HUGETLB_PAGE */
 486
 487 #ifdef CONFIG_64BIT
 488 /*
 489  * TMP and PTR are scratch.
 490  * TMP will be clobbered, PTR will hold the pmd entry.
 491  */
 492 static void __cpuinit
 493 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 494                  unsigned int tmp, unsigned int ptr)
 495 {
 496         long pgdc = (long)pgd_current;
 497
 498         /*
 499          * The vmalloc handling is not in the hotpath.
 500          */
 501         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 502         uasm_il_bltz(p, r, tmp, label_vmalloc);
 503         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 504
 505 #ifdef CONFIG_SMP
 506 # ifdef  CONFIG_MIPS_MT_SMTC
 507         /*
 508          * SMTC uses TCBind value as "CPU" index
 509          */
 510         uasm_i_mfc0(p, ptr, C0_TCBIND);
 511         uasm_i_dsrl(p, ptr, ptr, 19);
 512 # else
 513         /*
 514          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
 515          * stored in CONTEXT.
 516          */
 517         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
 518         uasm_i_dsrl(p, ptr, ptr, 23);
 519 #endif
 520         UASM_i_LA_mostly(p, tmp, pgdc);
 521         uasm_i_daddu(p, ptr, ptr, tmp);
 522         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 523         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 524 #else
 525         UASM_i_LA_mostly(p, ptr, pgdc);
 526         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 527 #endif
 528
 529         uasm_l_vmalloc_done(l, *p);
 530
 531         if (PGDIR_SHIFT - 3 < 32)               /* get pgd offset in bytes */
 532                 uasm_i_dsrl(p, tmp, tmp, PGDIR_SHIFT-3);
 533         else
 534                 uasm_i_dsrl32(p, tmp, tmp, PGDIR_SHIFT - 3 - 32);
 535
 536         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 537         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 538         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 539         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 540         uasm_i_dsrl(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 541         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 542         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 543 }
 544
 545 /*
 546  * BVADDR is the faulting address, PTR is scratch.
 547  * PTR will hold the pgd for vmalloc.
 548  */
 549 static void __cpuinit
 550 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 551                         unsigned int bvaddr, unsigned int ptr)
 552 {
 553         long swpd = (long)swapper_pg_dir;
 554
 555         uasm_l_vmalloc(l, *p);
 556
 557         if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 558                 uasm_il_b(p, r, label_vmalloc_done);
 559                 uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 560         } else {
 561                 UASM_i_LA_mostly(p, ptr, swpd);
 562                 uasm_il_b(p, r, label_vmalloc_done);
 563                 if (uasm_in_compat_space_p(swpd))
 564                         uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 565                 else
 566                         uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 567         }
 568 }
 569
 570 #else /* !CONFIG_64BIT */
 571
 572 /*
 573  * TMP and PTR are scratch.
 574  * TMP will be clobbered, PTR will hold the pgd entry.
 575  */
 576 static void __cpuinit __maybe_unused
 577 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 578 {
 579         long pgdc = (long)pgd_current;
 580
 581         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 582 #ifdef CONFIG_SMP
 583 #ifdef  CONFIG_MIPS_MT_SMTC
 584         /*
 585          * SMTC uses TCBind value as "CPU" index
 586          */
 587         uasm_i_mfc0(p, ptr, C0_TCBIND);
 588         UASM_i_LA_mostly(p, tmp, pgdc);
 589         uasm_i_srl(p, ptr, ptr, 19);
 590 #else
 591         /*
 592          * smp_processor_id() << 3 is stored in CONTEXT.
 593          */
 594         uasm_i_mfc0(p, ptr, C0_CONTEXT);
 595         UASM_i_LA_mostly(p, tmp, pgdc);
 596         uasm_i_srl(p, ptr, ptr, 23);
 597 #endif
 598         uasm_i_addu(p, ptr, tmp, ptr);
 599 #else
 600         UASM_i_LA_mostly(p, ptr, pgdc);
 601 #endif
 602         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 603         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 604         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 605         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 606         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 607 }
 608
 609 #endif /* !CONFIG_64BIT */
 610
 611 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
 612 {
 613         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 614         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 615
 616         switch (current_cpu_type()) {
 617         case CPU_VR41XX:
 618         case CPU_VR4111:
 619         case CPU_VR4121:
 620         case CPU_VR4122:
 621         case CPU_VR4131:
 622         case CPU_VR4181:
 623         case CPU_VR4181A:
 624         case CPU_VR4133:
 625                 shift += 2;
 626                 break;
 627
 628         default:
 629                 break;
 630         }
 631
 632         if (shift)
 633                 UASM_i_SRL(p, ctx, ctx, shift);
 634         uasm_i_andi(p, ctx, ctx, mask);
 635 }
 636
 637 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 638 {
 639         /*
 640          * Bug workaround for the Nevada. It seems as if under certain
 641          * circumstances the move from cp0_context might produce a
 642          * bogus result when the mfc0 instruction and its consumer are
 643          * in a different cacheline or a load instruction, probably any
 644          * memory reference, is between them.
 645          */
 646         switch (current_cpu_type()) {
 647         case CPU_NEVADA:
 648                 UASM_i_LW(p, ptr, 0, ptr);
 649                 GET_CONTEXT(p, tmp); /* get context reg */
 650                 break;
 651
 652         default:
 653                 GET_CONTEXT(p, tmp); /* get context reg */
 654                 UASM_i_LW(p, ptr, 0, ptr);
 655                 break;
 656         }
 657
 658         build_adjust_context(p, tmp);
 659         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
 660 }
 661
 662 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
 663                                         unsigned int ptep)
 664 {
 665         /*
 666          * 64bit address support (36bit on a 32bit CPU) in a 32bit
 667          * Kernel is a special case. Only a few CPUs use it.
 668          */
 669 #ifdef CONFIG_64BIT_PHYS_ADDR
 670         if (cpu_has_64bits) {
 671                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
 672                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 673                 uasm_i_dsrl(p, tmp, tmp, 6); /* convert to entrylo0 */
 674                 uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 675                 uasm_i_dsrl(p, ptep, ptep, 6); /* convert to entrylo1 */
 676                 uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 677         } else {
 678                 int pte_off_even = sizeof(pte_t) / 2;
 679                 int pte_off_odd = pte_off_even + sizeof(pte_t);
 680
 681                 /* The pte entries are pre-shifted */
 682                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
 683                 uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 684                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
 685                 uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 686         }
 687 #else
 688         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
 689         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 690         if (r45k_bvahwbug())
 691                 build_tlb_probe_entry(p);
 692         UASM_i_SRL(p, tmp, tmp, 6); /* convert to entrylo0 */
 693         if (r4k_250MHZhwbug())
 694                 uasm_i_mtc0(p, 0, C0_ENTRYLO0);
 695         uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 696         UASM_i_SRL(p, ptep, ptep, 6); /* convert to entrylo1 */
 697         if (r45k_bvahwbug())
 698                 uasm_i_mfc0(p, tmp, C0_INDEX);
 699         if (r4k_250MHZhwbug())
 700                 uasm_i_mtc0(p, 0, C0_ENTRYLO1);
 701         uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 702 #endif
 703 }
 704
 705 /*
 706  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
 707  * because EXL == 0.  If we wrap, we can also use the 32 instruction
 708  * slots before the XTLB refill exception handler which belong to the
 709  * unused TLB refill exception.
 710  */
 711 #define MIPS64_REFILL_INSNS 32
 712
 713 static void __cpuinit build_r4000_tlb_refill_handler(void)
 714 {
 715         u32 *p = tlb_handler;
 716         struct uasm_label *l = labels;
 717         struct uasm_reloc *r = relocs;
 718         u32 *f;
 719         unsigned int final_len;
 720
 721         memset(tlb_handler, 0, sizeof(tlb_handler));
 722         memset(labels, 0, sizeof(labels));
 723         memset(relocs, 0, sizeof(relocs));
 724         memset(final_handler, 0, sizeof(final_handler));
 725
 726         /*
 727          * create the plain linear handler
 728          */
 729         if (bcm1250_m3_war()) {
 730                 UASM_i_MFC0(&p, K0, C0_BADVADDR);
 731                 UASM_i_MFC0(&p, K1, C0_ENTRYHI);
 732                 uasm_i_xor(&p, K0, K0, K1);
 733                 UASM_i_SRL(&p, K0, K0, PAGE_SHIFT + 1);
 734                 uasm_il_bnez(&p, &r, K0, label_leave);
 735                 /* No need for uasm_i_nop */
 736         }
 737
 738 #ifdef CONFIG_64BIT
 739         build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
 740 #else
 741         build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
 742 #endif
 743
 744 #ifdef CONFIG_HUGETLB_PAGE
 745         build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
 746 #endif
 747
 748         build_get_ptep(&p, K0, K1);
 749         build_update_entries(&p, K0, K1);
 750         build_tlb_write_entry(&p, &l, &r, tlb_random);
 751         uasm_l_leave(&l, p);
 752         uasm_i_eret(&p); /* return from trap */
 753
 754 #ifdef CONFIG_HUGETLB_PAGE
 755         uasm_l_tlb_huge_update(&l, p);
 756         UASM_i_LW(&p, K0, 0, K1);
 757         build_huge_update_entries(&p, K0, K1);
 758         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random);
 759 #endif
 760
 761 #ifdef CONFIG_64BIT
 762         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1);
 763 #endif
 764
 765         /*
 766          * Overflow check: For the 64bit handler, we need at least one
 767          * free instruction slot for the wrap-around branch. In worst
 768          * case, if the intended insertion point is a delay slot, we
 769          * need three, with the second nop'ed and the third being
 770          * unused.
 771          */
 772         /* Loongson2 ebase is different than r4k, we have more space */
 773 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 774         if ((p - tlb_handler) > 64)
 775                 panic("TLB refill handler space exceeded");
 776 #else
 777         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
 778             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
 779                 && uasm_insn_has_bdelay(relocs,
 780                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
 781                 panic("TLB refill handler space exceeded");
 782 #endif
 783
 784         /*
 785          * Now fold the handler in the TLB refill handler space.
 786          */
 787 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 788         f = final_handler;
 789         /* Simplest case, just copy the handler. */
 790         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 791         final_len = p - tlb_handler;
 792 #else /* CONFIG_64BIT */
 793         f = final_handler + MIPS64_REFILL_INSNS;
 794         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
 795                 /* Just copy the handler. */
 796                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 797                 final_len = p - tlb_handler;
 798         } else {
 799 #if defined(CONFIG_HUGETLB_PAGE)
 800                 const enum label_id ls = label_tlb_huge_update;
 801 #elif defined(MODULE_START)
 802                 const enum label_id ls = label_module_alloc;
 803 #else
 804                 const enum label_id ls = label_vmalloc;
 805 #endif
 806                 u32 *split;
 807                 int ov = 0;
 808                 int i;
 809
 810                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
 811                         ;
 812                 BUG_ON(i == ARRAY_SIZE(labels));
 813                 split = labels[i].addr;
 814
 815                 /*
 816                  * See if we have overflown one way or the other.
 817                  */
 818                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
 819                     split < p - MIPS64_REFILL_INSNS)
 820                         ov = 1;
 821
 822                 if (ov) {
 823                         /*
 824                          * Split two instructions before the end.  One
 825                          * for the branch and one for the instruction
 826                          * in the delay slot.
 827                          */
 828                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
 829
 830                         /*
 831                          * If the branch would fall in a delay slot,
 832                          * we must back up an additional instruction
 833                          * so that it is no longer in a delay slot.
 834                          */
 835                         if (uasm_insn_has_bdelay(relocs, split - 1))
 836                                 split--;
 837                 }
 838                 /* Copy first part of the handler. */
 839                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
 840                 f += split - tlb_handler;
 841
 842                 if (ov) {
 843                         /* Insert branch. */
 844                         uasm_l_split(&l, final_handler);
 845                         uasm_il_b(&f, &r, label_split);
 846                         if (uasm_insn_has_bdelay(relocs, split))
 847                                 uasm_i_nop(&f);
 848                         else {
 849                                 uasm_copy_handler(relocs, labels,
 850                                                   split, split + 1, f);
 851                                 uasm_move_labels(labels, f, f + 1, -1);
 852                                 f++;
 853                                 split++;
 854                         }
 855                 }
 856
 857                 /* Copy the rest of the handler. */
 858                 uasm_copy_handler(relocs, labels, split, p, final_handler);
 859                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
 860                             (p - split);
 861         }
 862 #endif /* CONFIG_64BIT */
 863
 864         uasm_resolve_relocs(relocs, labels);
 865         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 866                  final_len);
 867
 868         memcpy((void *)ebase, final_handler, 0x100);
 869
 870         dump_handler((u32 *)ebase, 64);
 871 }
 872
 873 /*
 874  * TLB load/store/modify handlers.
 875  *
 876  * Only the fastpath gets synthesized at runtime, the slowpath for
 877  * do_page_fault remains normal asm.
 878  */
 879 extern void tlb_do_page_fault_0(void);
 880 extern void tlb_do_page_fault_1(void);
 881
 882 /*
 883  * 128 instructions for the fastpath handler is generous and should
 884  * never be exceeded.
 885  */
 886 #define FASTPATH_SIZE 128
 887
 888 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
 889 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
 890 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
 891
 892 static void __cpuinit
 893 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
 894 {
 895 #ifdef CONFIG_SMP
 896 # ifdef CONFIG_64BIT_PHYS_ADDR
 897         if (cpu_has_64bits)
 898                 uasm_i_lld(p, pte, 0, ptr);
 899         else
 900 # endif
 901                 UASM_i_LL(p, pte, 0, ptr);
 902 #else
 903 # ifdef CONFIG_64BIT_PHYS_ADDR
 904         if (cpu_has_64bits)
 905                 uasm_i_ld(p, pte, 0, ptr);
 906         else
 907 # endif
 908                 UASM_i_LW(p, pte, 0, ptr);
 909 #endif
 910 }
 911
 912 static void __cpuinit
 913 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
 914         unsigned int mode)
 915 {
 916 #ifdef CONFIG_64BIT_PHYS_ADDR
 917         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
 918 #endif
 919
 920         uasm_i_ori(p, pte, pte, mode);
 921 #ifdef CONFIG_SMP
 922 # ifdef CONFIG_64BIT_PHYS_ADDR
 923         if (cpu_has_64bits)
 924                 uasm_i_scd(p, pte, 0, ptr);
 925         else
 926 # endif
 927                 UASM_i_SC(p, pte, 0, ptr);
 928
 929         if (r10000_llsc_war())
 930                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
 931         else
 932                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 933
 934 # ifdef CONFIG_64BIT_PHYS_ADDR
 935         if (!cpu_has_64bits) {
 936                 /* no uasm_i_nop needed */
 937                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
 938                 uasm_i_ori(p, pte, pte, hwmode);
 939                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
 940                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 941                 /* no uasm_i_nop needed */
 942                 uasm_i_lw(p, pte, 0, ptr);
 943         } else
 944                 uasm_i_nop(p);
 945 # else
 946         uasm_i_nop(p);
 947 # endif
 948 #else
 949 # ifdef CONFIG_64BIT_PHYS_ADDR
 950         if (cpu_has_64bits)
 951                 uasm_i_sd(p, pte, 0, ptr);
 952         else
 953 # endif
 954                 UASM_i_SW(p, pte, 0, ptr);
 955
 956 # ifdef CONFIG_64BIT_PHYS_ADDR
 957         if (!cpu_has_64bits) {
 958                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
 959                 uasm_i_ori(p, pte, pte, hwmode);
 960                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
 961                 uasm_i_lw(p, pte, 0, ptr);
 962         }
 963 # endif
 964 #endif
 965 }
 966
 967 /*
 968  * Check if PTE is present, if not then jump to LABEL. PTR points to
 969  * the page table where this PTE is located, PTE will be re-loaded
 970  * with it's original value.
 971  */
 972 static void __cpuinit
 973 build_pte_present(u32 **p, struct uasm_reloc **r,
 974                   unsigned int pte, unsigned int ptr, enum label_id lid)
 975 {
 976         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
 977         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
 978         uasm_il_bnez(p, r, pte, lid);
 979         iPTE_LW(p, pte, ptr);
 980 }
 981
 982 /* Make PTE valid, store result in PTR. */
 983 static void __cpuinit
 984 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
 985                  unsigned int ptr)
 986 {
 987         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
 988
 989         iPTE_SW(p, r, pte, ptr, mode);
 990 }
 991
 992 /*
 993  * Check if PTE can be written to, if not branch to LABEL. Regardless
 994  * restore PTE with value from PTR when done.
 995  */
 996 static void __cpuinit
 997 build_pte_writable(u32 **p, struct uasm_reloc **r,
 998                    unsigned int pte, unsigned int ptr, enum label_id lid)
 999 {
1000         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
1001         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
1002         uasm_il_bnez(p, r, pte, lid);
1003         iPTE_LW(p, pte, ptr);
1004 }
1005
1006 /* Make PTE writable, update software status bits as well, then store
1007  * at PTR.
1008  */
1009 static void __cpuinit
1010 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1011                  unsigned int ptr)
1012 {
1013         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1014                              | _PAGE_DIRTY);
1015
1016         iPTE_SW(p, r, pte, ptr, mode);
1017 }
1018
1019 /*
1020  * Check if PTE can be modified, if not branch to LABEL. Regardless
1021  * restore PTE with value from PTR when done.
1022  */
1023 static void __cpuinit
1024 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1025                      unsigned int pte, unsigned int ptr, enum label_id lid)
1026 {
1027         uasm_i_andi(p, pte, pte, _PAGE_WRITE);
1028         uasm_il_beqz(p, r, pte, lid);
1029         iPTE_LW(p, pte, ptr);
1030 }
1031
1032 /*
1033  * R3000 style TLB load/store/modify handlers.
1034  */
1035
1036 /*
1037  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1038  * Then it returns.
1039  */
1040 static void __cpuinit
1041 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1042 {
1043         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1044         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1045         uasm_i_tlbwi(p);
1046         uasm_i_jr(p, tmp);
1047         uasm_i_rfe(p); /* branch delay */
1048 }
1049
1050 /*
1051  * This places the pte into ENTRYLO0 and writes it with tlbwi
1052  * or tlbwr as appropriate.  This is because the index register
1053  * may have the probe fail bit set as a result of a trap on a
1054  * kseg2 access, i.e. without refill.  Then it returns.
1055  */
1056 static void __cpuinit
1057 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1058                              struct uasm_reloc **r, unsigned int pte,
1059                              unsigned int tmp)
1060 {
1061         uasm_i_mfc0(p, tmp, C0_INDEX);
1062         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1063         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1064         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1065         uasm_i_tlbwi(p); /* cp0 delay */
1066         uasm_i_jr(p, tmp);
1067         uasm_i_rfe(p); /* branch delay */
1068         uasm_l_r3000_write_probe_fail(l, *p);
1069         uasm_i_tlbwr(p); /* cp0 delay */
1070         uasm_i_jr(p, tmp);
1071         uasm_i_rfe(p); /* branch delay */
1072 }
1073
1074 static void __cpuinit
1075 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1076                                    unsigned int ptr)
1077 {
1078         long pgdc = (long)pgd_current;
1079
1080         uasm_i_mfc0(p, pte, C0_BADVADDR);
1081         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1082         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1083         uasm_i_srl(p, pte, pte, 22); /* load delay */
1084         uasm_i_sll(p, pte, pte, 2);
1085         uasm_i_addu(p, ptr, ptr, pte);
1086         uasm_i_mfc0(p, pte, C0_CONTEXT);
1087         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1088         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1089         uasm_i_addu(p, ptr, ptr, pte);
1090         uasm_i_lw(p, pte, 0, ptr);
1091         uasm_i_tlbp(p); /* load delay */
1092 }
1093
1094 static void __cpuinit build_r3000_tlb_load_handler(void)
1095 {
1096         u32 *p = handle_tlbl;
1097         struct uasm_label *l = labels;
1098         struct uasm_reloc *r = relocs;
1099
1100         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1101         memset(labels, 0, sizeof(labels));
1102         memset(relocs, 0, sizeof(relocs));
1103
1104         build_r3000_tlbchange_handler_head(&p, K0, K1);
1105         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1106         uasm_i_nop(&p); /* load delay */
1107         build_make_valid(&p, &r, K0, K1);
1108         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1109
1110         uasm_l_nopage_tlbl(&l, p);
1111         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1112         uasm_i_nop(&p);
1113
1114         if ((p - handle_tlbl) > FASTPATH_SIZE)
1115                 panic("TLB load handler fastpath space exceeded");
1116
1117         uasm_resolve_relocs(relocs, labels);
1118         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1119                  (unsigned int)(p - handle_tlbl));
1120
1121         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1122 }
1123
1124 static void __cpuinit build_r3000_tlb_store_handler(void)
1125 {
1126         u32 *p = handle_tlbs;
1127         struct uasm_label *l = labels;
1128         struct uasm_reloc *r = relocs;
1129
1130         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1131         memset(labels, 0, sizeof(labels));
1132         memset(relocs, 0, sizeof(relocs));
1133
1134         build_r3000_tlbchange_handler_head(&p, K0, K1);
1135         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1136         uasm_i_nop(&p); /* load delay */
1137         build_make_write(&p, &r, K0, K1);
1138         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1139
1140         uasm_l_nopage_tlbs(&l, p);
1141         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1142         uasm_i_nop(&p);
1143
1144         if ((p - handle_tlbs) > FASTPATH_SIZE)
1145                 panic("TLB store handler fastpath space exceeded");
1146
1147         uasm_resolve_relocs(relocs, labels);
1148         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1149                  (unsigned int)(p - handle_tlbs));
1150
1151         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1152 }
1153
1154 static void __cpuinit build_r3000_tlb_modify_handler(void)
1155 {
1156         u32 *p = handle_tlbm;
1157         struct uasm_label *l = labels;
1158         struct uasm_reloc *r = relocs;
1159
1160         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1161         memset(labels, 0, sizeof(labels));
1162         memset(relocs, 0, sizeof(relocs));
1163
1164         build_r3000_tlbchange_handler_head(&p, K0, K1);
1165         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1166         uasm_i_nop(&p); /* load delay */
1167         build_make_write(&p, &r, K0, K1);
1168         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1169
1170         uasm_l_nopage_tlbm(&l, p);
1171         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1172         uasm_i_nop(&p);
1173
1174         if ((p - handle_tlbm) > FASTPATH_SIZE)
1175                 panic("TLB modify handler fastpath space exceeded");
1176
1177         uasm_resolve_relocs(relocs, labels);
1178         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1179                  (unsigned int)(p - handle_tlbm));
1180
1181         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1182 }
1183
1184 /*
1185  * R4000 style TLB load/store/modify handlers.
1186  */
1187 static void __cpuinit
1188 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1189                                    struct uasm_reloc **r, unsigned int pte,
1190                                    unsigned int ptr)
1191 {
1192 #ifdef CONFIG_64BIT
1193         build_get_pmde64(p, l, r, pte, ptr); /* get pmd in ptr */
1194 #else
1195         build_get_pgde32(p, pte, ptr); /* get pgd in ptr */
1196 #endif
1197
1198 #ifdef CONFIG_HUGETLB_PAGE
1199         /*
1200          * For huge tlb entries, pmd doesn't contain an address but
1201          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1202          * see if we need to jump to huge tlb processing.
1203          */
1204         build_is_huge_pte(p, r, pte, ptr, label_tlb_huge_update);
1205 #endif
1206
1207         UASM_i_MFC0(p, pte, C0_BADVADDR);
1208         UASM_i_LW(p, ptr, 0, ptr);
1209         UASM_i_SRL(p, pte, pte, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1210         uasm_i_andi(p, pte, pte, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1211         UASM_i_ADDU(p, ptr, ptr, pte);
1212
1213 #ifdef CONFIG_SMP
1214         uasm_l_smp_pgtable_change(l, *p);
1215 #endif
1216         iPTE_LW(p, pte, ptr); /* get even pte */
1217         if (!m4kc_tlbp_war())
1218                 build_tlb_probe_entry(p);
1219 }
1220
1221 static void __cpuinit
1222 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1223                                    struct uasm_reloc **r, unsigned int tmp,
1224                                    unsigned int ptr)
1225 {
1226         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1227         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1228         build_update_entries(p, tmp, ptr);
1229         build_tlb_write_entry(p, l, r, tlb_indexed);
1230         uasm_l_leave(l, *p);
1231         uasm_i_eret(p); /* return from trap */
1232
1233 #ifdef CONFIG_64BIT
1234         build_get_pgd_vmalloc64(p, l, r, tmp, ptr);
1235 #endif
1236 }
1237
1238 static void __cpuinit build_r4000_tlb_load_handler(void)
1239 {
1240         u32 *p = handle_tlbl;
1241         struct uasm_label *l = labels;
1242         struct uasm_reloc *r = relocs;
1243
1244         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1245         memset(labels, 0, sizeof(labels));
1246         memset(relocs, 0, sizeof(relocs));
1247
1248         if (bcm1250_m3_war()) {
1249                 UASM_i_MFC0(&p, K0, C0_BADVADDR);
1250                 UASM_i_MFC0(&p, K1, C0_ENTRYHI);
1251                 uasm_i_xor(&p, K0, K0, K1);
1252                 UASM_i_SRL(&p, K0, K0, PAGE_SHIFT + 1);
1253                 uasm_il_bnez(&p, &r, K0, label_leave);
1254                 /* No need for uasm_i_nop */
1255         }
1256
1257         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1258         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1259         if (m4kc_tlbp_war())
1260                 build_tlb_probe_entry(&p);
1261         build_make_valid(&p, &r, K0, K1);
1262         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1263
1264 #ifdef CONFIG_HUGETLB_PAGE
1265         /*
1266          * This is the entry point when build_r4000_tlbchange_handler_head
1267          * spots a huge page.
1268          */
1269         uasm_l_tlb_huge_update(&l, p);
1270         iPTE_LW(&p, K0, K1);
1271         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1272         build_tlb_probe_entry(&p);
1273         uasm_i_ori(&p, K0, K0, (_PAGE_ACCESSED | _PAGE_VALID));
1274         build_huge_handler_tail(&p, &r, &l, K0, K1);
1275 #endif
1276
1277         uasm_l_nopage_tlbl(&l, p);
1278         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1279         uasm_i_nop(&p);
1280
1281         if ((p - handle_tlbl) > FASTPATH_SIZE)
1282                 panic("TLB load handler fastpath space exceeded");
1283
1284         uasm_resolve_relocs(relocs, labels);
1285         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1286                  (unsigned int)(p - handle_tlbl));
1287
1288         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1289 }
1290
1291 static void __cpuinit build_r4000_tlb_store_handler(void)
1292 {
1293         u32 *p = handle_tlbs;
1294         struct uasm_label *l = labels;
1295         struct uasm_reloc *r = relocs;
1296
1297         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1298         memset(labels, 0, sizeof(labels));
1299         memset(relocs, 0, sizeof(relocs));
1300
1301         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1302         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1303         if (m4kc_tlbp_war())
1304                 build_tlb_probe_entry(&p);
1305         build_make_write(&p, &r, K0, K1);
1306         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1307
1308 #ifdef CONFIG_HUGETLB_PAGE
1309         /*
1310          * This is the entry point when
1311          * build_r4000_tlbchange_handler_head spots a huge page.
1312          */
1313         uasm_l_tlb_huge_update(&l, p);
1314         iPTE_LW(&p, K0, K1);
1315         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1316         build_tlb_probe_entry(&p);
1317         uasm_i_ori(&p, K0, K0,
1318                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
1319         build_huge_handler_tail(&p, &r, &l, K0, K1);
1320 #endif
1321
1322         uasm_l_nopage_tlbs(&l, p);
1323         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1324         uasm_i_nop(&p);
1325
1326         if ((p - handle_tlbs) > FASTPATH_SIZE)
1327                 panic("TLB store handler fastpath space exceeded");
1328
1329         uasm_resolve_relocs(relocs, labels);
1330         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1331                  (unsigned int)(p - handle_tlbs));
1332
1333         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1334 }
1335
1336 static void __cpuinit build_r4000_tlb_modify_handler(void)
1337 {
1338         u32 *p = handle_tlbm;
1339         struct uasm_label *l = labels;
1340         struct uasm_reloc *r = relocs;
1341
1342         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1343         memset(labels, 0, sizeof(labels));
1344         memset(relocs, 0, sizeof(relocs));
1345
1346         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1347         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1348         if (m4kc_tlbp_war())
1349                 build_tlb_probe_entry(&p);
1350         /* Present and writable bits set, set accessed and dirty bits. */
1351         build_make_write(&p, &r, K0, K1);
1352         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1353
1354 #ifdef CONFIG_HUGETLB_PAGE
1355         /*
1356          * This is the entry point when
1357          * build_r4000_tlbchange_handler_head spots a huge page.
1358          */
1359         uasm_l_tlb_huge_update(&l, p);
1360         iPTE_LW(&p, K0, K1);
1361         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1362         build_tlb_probe_entry(&p);
1363         uasm_i_ori(&p, K0, K0,
1364                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
1365         build_huge_handler_tail(&p, &r, &l, K0, K1);
1366 #endif
1367
1368         uasm_l_nopage_tlbm(&l, p);
1369         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1370         uasm_i_nop(&p);
1371
1372         if ((p - handle_tlbm) > FASTPATH_SIZE)
1373                 panic("TLB modify handler fastpath space exceeded");
1374
1375         uasm_resolve_relocs(relocs, labels);
1376         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1377                  (unsigned int)(p - handle_tlbm));
1378
1379         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1380 }
1381
1382 void __cpuinit build_tlb_refill_handler(void)
1383 {
1384         /*
1385          * The refill handler is generated per-CPU, multi-node systems
1386          * may have local storage for it. The other handlers are only
1387          * needed once.
1388          */
1389         static int run_once = 0;
1390
1391         switch (current_cpu_type()) {
1392         case CPU_R2000:
1393         case CPU_R3000:
1394         case CPU_R3000A:
1395         case CPU_R3081E:
1396         case CPU_TX3912:
1397         case CPU_TX3922:
1398         case CPU_TX3927:
1399                 build_r3000_tlb_refill_handler();
1400                 if (!run_once) {
1401                         build_r3000_tlb_load_handler();
1402                         build_r3000_tlb_store_handler();
1403                         build_r3000_tlb_modify_handler();
1404                         run_once++;
1405                 }
1406                 break;
1407
1408         case CPU_R6000:
1409         case CPU_R6000A:
1410                 panic("No R6000 TLB refill handler yet");
1411                 break;
1412
1413         case CPU_R8000:
1414                 panic("No R8000 TLB refill handler yet");
1415                 break;
1416
1417         default:
1418                 build_r4000_tlb_refill_handler();
1419                 if (!run_once) {
1420                         build_r4000_tlb_load_handler();
1421                         build_r4000_tlb_store_handler();
1422                         build_r4000_tlb_modify_handler();
1423                         run_once++;
1424                 }
1425         }
1426 }
1427
1428 void __cpuinit flush_tlb_handlers(void)
1429 {
1430         local_flush_icache_range((unsigned long)handle_tlbl,
1431                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
1432         local_flush_icache_range((unsigned long)handle_tlbs,
1433                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
1434         local_flush_icache_range((unsigned long)handle_tlbm,
1435                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
1436 }