MIPS: Control huge tlb support via Kconfig symbol MIPS_HUGE_TLB_SUPPORT
[platform/adaptation/renesas_rcar/renesas_kernel.git] / arch / mips / mm / tlbex.c
1 /*
2  * This file is subject to the terms and conditions of the GNU General Public
3  * License.  See the file "COPYING" in the main directory of this archive
4  * for more details.
5  *
6  * Synthesize TLB refill handlers at runtime.
7  *
8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
12  * Copyright (C) 2011  MIPS Technologies, Inc.
13  *
14  * ... and the days got worse and worse and now you see
15  * I've gone completly out of my mind.
16  *
17  * They're coming to take me a away haha
18  * they're coming to take me a away hoho hihi haha
19  * to the funny farm where code is beautiful all the time ...
20  *
21  * (Condolences to Napoleon XIV)
22  */
23
24 #include <linux/bug.h>
25 #include <linux/kernel.h>
26 #include <linux/types.h>
27 #include <linux/smp.h>
28 #include <linux/string.h>
29 #include <linux/init.h>
30 #include <linux/cache.h>
31
32 #include <asm/cacheflush.h>
33 #include <asm/pgtable.h>
34 #include <asm/war.h>
35 #include <asm/uasm.h>
36 #include <asm/setup.h>
37
38 /*
39  * TLB load/store/modify handlers.
40  *
41  * Only the fastpath gets synthesized at runtime, the slowpath for
42  * do_page_fault remains normal asm.
43  */
44 extern void tlb_do_page_fault_0(void);
45 extern void tlb_do_page_fault_1(void);
46
47 struct work_registers {
48         int r1;
49         int r2;
50         int r3;
51 };
52
53 struct tlb_reg_save {
54         unsigned long a;
55         unsigned long b;
56 } ____cacheline_aligned_in_smp;
57
58 static struct tlb_reg_save handler_reg_save[NR_CPUS];
59
60 static inline int r45k_bvahwbug(void)
61 {
62         /* XXX: We should probe for the presence of this bug, but we don't. */
63         return 0;
64 }
65
66 static inline int r4k_250MHZhwbug(void)
67 {
68         /* XXX: We should probe for the presence of this bug, but we don't. */
69         return 0;
70 }
71
72 static inline int __maybe_unused bcm1250_m3_war(void)
73 {
74         return BCM1250_M3_WAR;
75 }
76
77 static inline int __maybe_unused r10000_llsc_war(void)
78 {
79         return R10000_LLSC_WAR;
80 }
81
82 static int use_bbit_insns(void)
83 {
84         switch (current_cpu_type()) {
85         case CPU_CAVIUM_OCTEON:
86         case CPU_CAVIUM_OCTEON_PLUS:
87         case CPU_CAVIUM_OCTEON2:
88                 return 1;
89         default:
90                 return 0;
91         }
92 }
93
94 static int use_lwx_insns(void)
95 {
96         switch (current_cpu_type()) {
97         case CPU_CAVIUM_OCTEON2:
98                 return 1;
99         default:
100                 return 0;
101         }
102 }
103 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
104     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
105 static bool scratchpad_available(void)
106 {
107         return true;
108 }
109 static int scratchpad_offset(int i)
110 {
111         /*
112          * CVMSEG starts at address -32768 and extends for
113          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
114          */
115         i += 1; /* Kernel use starts at the top and works down. */
116         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
117 }
118 #else
119 static bool scratchpad_available(void)
120 {
121         return false;
122 }
123 static int scratchpad_offset(int i)
124 {
125         BUG();
126         /* Really unreachable, but evidently some GCC want this. */
127         return 0;
128 }
129 #endif
130 /*
131  * Found by experiment: At least some revisions of the 4kc throw under
132  * some circumstances a machine check exception, triggered by invalid
133  * values in the index register.  Delaying the tlbp instruction until
134  * after the next branch,  plus adding an additional nop in front of
135  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
136  * why; it's not an issue caused by the core RTL.
137  *
138  */
139 static int __cpuinit m4kc_tlbp_war(void)
140 {
141         return (current_cpu_data.processor_id & 0xffff00) ==
142                (PRID_COMP_MIPS | PRID_IMP_4KC);
143 }
144
145 /* Handle labels (which must be positive integers). */
146 enum label_id {
147         label_second_part = 1,
148         label_leave,
149         label_vmalloc,
150         label_vmalloc_done,
151         label_tlbw_hazard_0,
152         label_split = label_tlbw_hazard_0 + 8,
153         label_tlbl_goaround1,
154         label_tlbl_goaround2,
155         label_nopage_tlbl,
156         label_nopage_tlbs,
157         label_nopage_tlbm,
158         label_smp_pgtable_change,
159         label_r3000_write_probe_fail,
160         label_large_segbits_fault,
161 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
162         label_tlb_huge_update,
163 #endif
164 };
165
166 UASM_L_LA(_second_part)
167 UASM_L_LA(_leave)
168 UASM_L_LA(_vmalloc)
169 UASM_L_LA(_vmalloc_done)
170 /* _tlbw_hazard_x is handled differently.  */
171 UASM_L_LA(_split)
172 UASM_L_LA(_tlbl_goaround1)
173 UASM_L_LA(_tlbl_goaround2)
174 UASM_L_LA(_nopage_tlbl)
175 UASM_L_LA(_nopage_tlbs)
176 UASM_L_LA(_nopage_tlbm)
177 UASM_L_LA(_smp_pgtable_change)
178 UASM_L_LA(_r3000_write_probe_fail)
179 UASM_L_LA(_large_segbits_fault)
180 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
181 UASM_L_LA(_tlb_huge_update)
182 #endif
183
184 static int __cpuinitdata hazard_instance;
185
186 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
187 {
188         switch (instance) {
189         case 0 ... 7:
190                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
191                 return;
192         default:
193                 BUG();
194         }
195 }
196
197 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
198 {
199         switch (instance) {
200         case 0 ... 7:
201                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
202                 break;
203         default:
204                 BUG();
205         }
206 }
207
208 /*
209  * pgtable bits are assigned dynamically depending on processor feature
210  * and statically based on kernel configuration.  This spits out the actual
211  * values the kernel is using.  Required to make sense from disassembled
212  * TLB exception handlers.
213  */
214 static void output_pgtable_bits_defines(void)
215 {
216 #define pr_define(fmt, ...)                                     \
217         pr_debug("#define " fmt, ##__VA_ARGS__)
218
219         pr_debug("#include <asm/asm.h>\n");
220         pr_debug("#include <asm/regdef.h>\n");
221         pr_debug("\n");
222
223         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
224         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
225         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
226         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
227         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
228 #ifdef _PAGE_HUGE_SHIFT
229         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
230 #endif
231         if (cpu_has_rixi) {
232 #ifdef _PAGE_NO_EXEC_SHIFT
233                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
234 #endif
235 #ifdef _PAGE_NO_READ_SHIFT
236                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
237 #endif
238         }
239         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
240         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
241         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
242         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
243         pr_debug("\n");
244 }
245
246 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
247 {
248         int i;
249
250         pr_debug("LEAF(%s)\n", symbol);
251
252         pr_debug("\t.set push\n");
253         pr_debug("\t.set noreorder\n");
254
255         for (i = 0; i < count; i++)
256                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
257
258         pr_debug("\t.set\tpop\n");
259
260         pr_debug("\tEND(%s)\n", symbol);
261 }
262
263 /* The only general purpose registers allowed in TLB handlers. */
264 #define K0              26
265 #define K1              27
266
267 /* Some CP0 registers */
268 #define C0_INDEX        0, 0
269 #define C0_ENTRYLO0     2, 0
270 #define C0_TCBIND       2, 2
271 #define C0_ENTRYLO1     3, 0
272 #define C0_CONTEXT      4, 0
273 #define C0_PAGEMASK     5, 0
274 #define C0_BADVADDR     8, 0
275 #define C0_ENTRYHI      10, 0
276 #define C0_EPC          14, 0
277 #define C0_XCONTEXT     20, 0
278
279 #ifdef CONFIG_64BIT
280 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
281 #else
282 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
283 #endif
284
285 /* The worst case length of the handler is around 18 instructions for
286  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
287  * Maximum space available is 32 instructions for R3000 and 64
288  * instructions for R4000.
289  *
290  * We deliberately chose a buffer size of 128, so we won't scribble
291  * over anything important on overflow before we panic.
292  */
293 static u32 tlb_handler[128] __cpuinitdata;
294
295 /* simply assume worst case size for labels and relocs */
296 static struct uasm_label labels[128] __cpuinitdata;
297 static struct uasm_reloc relocs[128] __cpuinitdata;
298
299 #ifdef CONFIG_64BIT
300 static int check_for_high_segbits __cpuinitdata;
301 #endif
302
303 static int check_for_high_segbits __cpuinitdata;
304
305 static unsigned int kscratch_used_mask __cpuinitdata;
306
307 static int __cpuinit allocate_kscratch(void)
308 {
309         int r;
310         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
311
312         r = ffs(a);
313
314         if (r == 0)
315                 return -1;
316
317         r--; /* make it zero based */
318
319         kscratch_used_mask |= (1 << r);
320
321         return r;
322 }
323
324 static int scratch_reg __cpuinitdata;
325 static int pgd_reg __cpuinitdata;
326 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
327
328 static struct work_registers __cpuinit build_get_work_registers(u32 **p)
329 {
330         struct work_registers r;
331
332         int smp_processor_id_reg;
333         int smp_processor_id_sel;
334         int smp_processor_id_shift;
335
336         if (scratch_reg > 0) {
337                 /* Save in CPU local C0_KScratch? */
338                 UASM_i_MTC0(p, 1, 31, scratch_reg);
339                 r.r1 = K0;
340                 r.r2 = K1;
341                 r.r3 = 1;
342                 return r;
343         }
344
345         if (num_possible_cpus() > 1) {
346 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
347                 smp_processor_id_shift = 51;
348                 smp_processor_id_reg = 20; /* XContext */
349                 smp_processor_id_sel = 0;
350 #else
351 # ifdef CONFIG_32BIT
352                 smp_processor_id_shift = 25;
353                 smp_processor_id_reg = 4; /* Context */
354                 smp_processor_id_sel = 0;
355 # endif
356 # ifdef CONFIG_64BIT
357                 smp_processor_id_shift = 26;
358                 smp_processor_id_reg = 4; /* Context */
359                 smp_processor_id_sel = 0;
360 # endif
361 #endif
362                 /* Get smp_processor_id */
363                 UASM_i_MFC0(p, K0, smp_processor_id_reg, smp_processor_id_sel);
364                 UASM_i_SRL_SAFE(p, K0, K0, smp_processor_id_shift);
365
366                 /* handler_reg_save index in K0 */
367                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
368
369                 UASM_i_LA(p, K1, (long)&handler_reg_save);
370                 UASM_i_ADDU(p, K0, K0, K1);
371         } else {
372                 UASM_i_LA(p, K0, (long)&handler_reg_save);
373         }
374         /* K0 now points to save area, save $1 and $2  */
375         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
376         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
377
378         r.r1 = K1;
379         r.r2 = 1;
380         r.r3 = 2;
381         return r;
382 }
383
384 static void __cpuinit build_restore_work_registers(u32 **p)
385 {
386         if (scratch_reg > 0) {
387                 UASM_i_MFC0(p, 1, 31, scratch_reg);
388                 return;
389         }
390         /* K0 already points to save area, restore $1 and $2  */
391         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
392         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
393 }
394
395 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
396
397 /*
398  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
399  * we cannot do r3000 under these circumstances.
400  *
401  * Declare pgd_current here instead of including mmu_context.h to avoid type
402  * conflicts for tlbmiss_handler_setup_pgd
403  */
404 extern unsigned long pgd_current[];
405
406 /*
407  * The R3000 TLB handler is simple.
408  */
409 static void __cpuinit build_r3000_tlb_refill_handler(void)
410 {
411         long pgdc = (long)pgd_current;
412         u32 *p;
413
414         memset(tlb_handler, 0, sizeof(tlb_handler));
415         p = tlb_handler;
416
417         uasm_i_mfc0(&p, K0, C0_BADVADDR);
418         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
419         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
420         uasm_i_srl(&p, K0, K0, 22); /* load delay */
421         uasm_i_sll(&p, K0, K0, 2);
422         uasm_i_addu(&p, K1, K1, K0);
423         uasm_i_mfc0(&p, K0, C0_CONTEXT);
424         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
425         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
426         uasm_i_addu(&p, K1, K1, K0);
427         uasm_i_lw(&p, K0, 0, K1);
428         uasm_i_nop(&p); /* load delay */
429         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
430         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
431         uasm_i_tlbwr(&p); /* cp0 delay */
432         uasm_i_jr(&p, K1);
433         uasm_i_rfe(&p); /* branch delay */
434
435         if (p > tlb_handler + 32)
436                 panic("TLB refill handler space exceeded");
437
438         pr_debug("Wrote TLB refill handler (%u instructions).\n",
439                  (unsigned int)(p - tlb_handler));
440
441         memcpy((void *)ebase, tlb_handler, 0x80);
442
443         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
444 }
445 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
446
447 /*
448  * The R4000 TLB handler is much more complicated. We have two
449  * consecutive handler areas with 32 instructions space each.
450  * Since they aren't used at the same time, we can overflow in the
451  * other one.To keep things simple, we first assume linear space,
452  * then we relocate it to the final handler layout as needed.
453  */
454 static u32 final_handler[64] __cpuinitdata;
455
456 /*
457  * Hazards
458  *
459  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
460  * 2. A timing hazard exists for the TLBP instruction.
461  *
462  *      stalling_instruction
463  *      TLBP
464  *
465  * The JTLB is being read for the TLBP throughout the stall generated by the
466  * previous instruction. This is not really correct as the stalling instruction
467  * can modify the address used to access the JTLB.  The failure symptom is that
468  * the TLBP instruction will use an address created for the stalling instruction
469  * and not the address held in C0_ENHI and thus report the wrong results.
470  *
471  * The software work-around is to not allow the instruction preceding the TLBP
472  * to stall - make it an NOP or some other instruction guaranteed not to stall.
473  *
474  * Errata 2 will not be fixed.  This errata is also on the R5000.
475  *
476  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
477  */
478 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
479 {
480         switch (current_cpu_type()) {
481         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
482         case CPU_R4600:
483         case CPU_R4700:
484         case CPU_R5000:
485         case CPU_NEVADA:
486                 uasm_i_nop(p);
487                 uasm_i_tlbp(p);
488                 break;
489
490         default:
491                 uasm_i_tlbp(p);
492                 break;
493         }
494 }
495
496 /*
497  * Write random or indexed TLB entry, and care about the hazards from
498  * the preceding mtc0 and for the following eret.
499  */
500 enum tlb_write_entry { tlb_random, tlb_indexed };
501
502 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
503                                          struct uasm_reloc **r,
504                                          enum tlb_write_entry wmode)
505 {
506         void(*tlbw)(u32 **) = NULL;
507
508         switch (wmode) {
509         case tlb_random: tlbw = uasm_i_tlbwr; break;
510         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
511         }
512
513         if (cpu_has_mips_r2) {
514                 /*
515                  * The architecture spec says an ehb is required here,
516                  * but a number of cores do not have the hazard and
517                  * using an ehb causes an expensive pipeline stall.
518                  */
519                 switch (current_cpu_type()) {
520                 case CPU_M14KC:
521                 case CPU_74K:
522                         break;
523
524                 default:
525                         uasm_i_ehb(p);
526                         break;
527                 }
528                 tlbw(p);
529                 return;
530         }
531
532         switch (current_cpu_type()) {
533         case CPU_R4000PC:
534         case CPU_R4000SC:
535         case CPU_R4000MC:
536         case CPU_R4400PC:
537         case CPU_R4400SC:
538         case CPU_R4400MC:
539                 /*
540                  * This branch uses up a mtc0 hazard nop slot and saves
541                  * two nops after the tlbw instruction.
542                  */
543                 uasm_bgezl_hazard(p, r, hazard_instance);
544                 tlbw(p);
545                 uasm_bgezl_label(l, p, hazard_instance);
546                 hazard_instance++;
547                 uasm_i_nop(p);
548                 break;
549
550         case CPU_R4600:
551         case CPU_R4700:
552                 uasm_i_nop(p);
553                 tlbw(p);
554                 uasm_i_nop(p);
555                 break;
556
557         case CPU_R5000:
558         case CPU_NEVADA:
559                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
560                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
561                 tlbw(p);
562                 break;
563
564         case CPU_R4300:
565         case CPU_5KC:
566         case CPU_TX49XX:
567         case CPU_PR4450:
568         case CPU_XLR:
569                 uasm_i_nop(p);
570                 tlbw(p);
571                 break;
572
573         case CPU_R10000:
574         case CPU_R12000:
575         case CPU_R14000:
576         case CPU_4KC:
577         case CPU_4KEC:
578         case CPU_M14KC:
579         case CPU_SB1:
580         case CPU_SB1A:
581         case CPU_4KSC:
582         case CPU_20KC:
583         case CPU_25KF:
584         case CPU_BMIPS32:
585         case CPU_BMIPS3300:
586         case CPU_BMIPS4350:
587         case CPU_BMIPS4380:
588         case CPU_BMIPS5000:
589         case CPU_LOONGSON2:
590         case CPU_R5500:
591                 if (m4kc_tlbp_war())
592                         uasm_i_nop(p);
593         case CPU_ALCHEMY:
594                 tlbw(p);
595                 break;
596
597         case CPU_RM7000:
598                 uasm_i_nop(p);
599                 uasm_i_nop(p);
600                 uasm_i_nop(p);
601                 uasm_i_nop(p);
602                 tlbw(p);
603                 break;
604
605         case CPU_RM9000:
606                 /*
607                  * When the JTLB is updated by tlbwi or tlbwr, a subsequent
608                  * use of the JTLB for instructions should not occur for 4
609                  * cpu cycles and use for data translations should not occur
610                  * for 3 cpu cycles.
611                  */
612                 uasm_i_ssnop(p);
613                 uasm_i_ssnop(p);
614                 uasm_i_ssnop(p);
615                 uasm_i_ssnop(p);
616                 tlbw(p);
617                 uasm_i_ssnop(p);
618                 uasm_i_ssnop(p);
619                 uasm_i_ssnop(p);
620                 uasm_i_ssnop(p);
621                 break;
622
623         case CPU_VR4111:
624         case CPU_VR4121:
625         case CPU_VR4122:
626         case CPU_VR4181:
627         case CPU_VR4181A:
628                 uasm_i_nop(p);
629                 uasm_i_nop(p);
630                 tlbw(p);
631                 uasm_i_nop(p);
632                 uasm_i_nop(p);
633                 break;
634
635         case CPU_VR4131:
636         case CPU_VR4133:
637         case CPU_R5432:
638                 uasm_i_nop(p);
639                 uasm_i_nop(p);
640                 tlbw(p);
641                 break;
642
643         case CPU_JZRISC:
644                 tlbw(p);
645                 uasm_i_nop(p);
646                 break;
647
648         default:
649                 panic("No TLB refill handler yet (CPU type: %d)",
650                       current_cpu_data.cputype);
651                 break;
652         }
653 }
654
655 static __cpuinit __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
656                                                                   unsigned int reg)
657 {
658         if (cpu_has_rixi) {
659                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
660         } else {
661 #ifdef CONFIG_64BIT_PHYS_ADDR
662                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
663 #else
664                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
665 #endif
666         }
667 }
668
669 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
670
671 static __cpuinit void build_restore_pagemask(u32 **p,
672                                              struct uasm_reloc **r,
673                                              unsigned int tmp,
674                                              enum label_id lid,
675                                              int restore_scratch)
676 {
677         if (restore_scratch) {
678                 /* Reset default page size */
679                 if (PM_DEFAULT_MASK >> 16) {
680                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
681                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
682                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
683                         uasm_il_b(p, r, lid);
684                 } else if (PM_DEFAULT_MASK) {
685                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
686                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
687                         uasm_il_b(p, r, lid);
688                 } else {
689                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
690                         uasm_il_b(p, r, lid);
691                 }
692                 if (scratch_reg > 0)
693                         UASM_i_MFC0(p, 1, 31, scratch_reg);
694                 else
695                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
696         } else {
697                 /* Reset default page size */
698                 if (PM_DEFAULT_MASK >> 16) {
699                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
700                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
701                         uasm_il_b(p, r, lid);
702                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
703                 } else if (PM_DEFAULT_MASK) {
704                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
705                         uasm_il_b(p, r, lid);
706                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
707                 } else {
708                         uasm_il_b(p, r, lid);
709                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
710                 }
711         }
712 }
713
714 static __cpuinit void build_huge_tlb_write_entry(u32 **p,
715                                                  struct uasm_label **l,
716                                                  struct uasm_reloc **r,
717                                                  unsigned int tmp,
718                                                  enum tlb_write_entry wmode,
719                                                  int restore_scratch)
720 {
721         /* Set huge page tlb entry size */
722         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
723         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
724         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
725
726         build_tlb_write_entry(p, l, r, wmode);
727
728         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
729 }
730
731 /*
732  * Check if Huge PTE is present, if so then jump to LABEL.
733  */
734 static void __cpuinit
735 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
736                 unsigned int pmd, int lid)
737 {
738         UASM_i_LW(p, tmp, 0, pmd);
739         if (use_bbit_insns()) {
740                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
741         } else {
742                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
743                 uasm_il_bnez(p, r, tmp, lid);
744         }
745 }
746
747 static __cpuinit void build_huge_update_entries(u32 **p,
748                                                 unsigned int pte,
749                                                 unsigned int tmp)
750 {
751         int small_sequence;
752
753         /*
754          * A huge PTE describes an area the size of the
755          * configured huge page size. This is twice the
756          * of the large TLB entry size we intend to use.
757          * A TLB entry half the size of the configured
758          * huge page size is configured into entrylo0
759          * and entrylo1 to cover the contiguous huge PTE
760          * address space.
761          */
762         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
763
764         /* We can clobber tmp.  It isn't used after this.*/
765         if (!small_sequence)
766                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
767
768         build_convert_pte_to_entrylo(p, pte);
769         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
770         /* convert to entrylo1 */
771         if (small_sequence)
772                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
773         else
774                 UASM_i_ADDU(p, pte, pte, tmp);
775
776         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
777 }
778
779 static __cpuinit void build_huge_handler_tail(u32 **p,
780                                               struct uasm_reloc **r,
781                                               struct uasm_label **l,
782                                               unsigned int pte,
783                                               unsigned int ptr)
784 {
785 #ifdef CONFIG_SMP
786         UASM_i_SC(p, pte, 0, ptr);
787         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
788         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
789 #else
790         UASM_i_SW(p, pte, 0, ptr);
791 #endif
792         build_huge_update_entries(p, pte, ptr);
793         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
794 }
795 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
796
797 #ifdef CONFIG_64BIT
798 /*
799  * TMP and PTR are scratch.
800  * TMP will be clobbered, PTR will hold the pmd entry.
801  */
802 static void __cpuinit
803 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
804                  unsigned int tmp, unsigned int ptr)
805 {
806 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
807         long pgdc = (long)pgd_current;
808 #endif
809         /*
810          * The vmalloc handling is not in the hotpath.
811          */
812         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
813
814         if (check_for_high_segbits) {
815                 /*
816                  * The kernel currently implicitely assumes that the
817                  * MIPS SEGBITS parameter for the processor is
818                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
819                  * allocate virtual addresses outside the maximum
820                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
821                  * that doesn't prevent user code from accessing the
822                  * higher xuseg addresses.  Here, we make sure that
823                  * everything but the lower xuseg addresses goes down
824                  * the module_alloc/vmalloc path.
825                  */
826                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
827                 uasm_il_bnez(p, r, ptr, label_vmalloc);
828         } else {
829                 uasm_il_bltz(p, r, tmp, label_vmalloc);
830         }
831         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
832
833 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
834         if (pgd_reg != -1) {
835                 /* pgd is in pgd_reg */
836                 UASM_i_MFC0(p, ptr, 31, pgd_reg);
837         } else {
838                 /*
839                  * &pgd << 11 stored in CONTEXT [23..63].
840                  */
841                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
842
843                 /* Clear lower 23 bits of context. */
844                 uasm_i_dins(p, ptr, 0, 0, 23);
845
846                 /* 1 0  1 0 1  << 6  xkphys cached */
847                 uasm_i_ori(p, ptr, ptr, 0x540);
848                 uasm_i_drotr(p, ptr, ptr, 11);
849         }
850 #elif defined(CONFIG_SMP)
851 # ifdef  CONFIG_MIPS_MT_SMTC
852         /*
853          * SMTC uses TCBind value as "CPU" index
854          */
855         uasm_i_mfc0(p, ptr, C0_TCBIND);
856         uasm_i_dsrl_safe(p, ptr, ptr, 19);
857 # else
858         /*
859          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
860          * stored in CONTEXT.
861          */
862         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
863         uasm_i_dsrl_safe(p, ptr, ptr, 23);
864 # endif
865         UASM_i_LA_mostly(p, tmp, pgdc);
866         uasm_i_daddu(p, ptr, ptr, tmp);
867         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
868         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
869 #else
870         UASM_i_LA_mostly(p, ptr, pgdc);
871         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
872 #endif
873
874         uasm_l_vmalloc_done(l, *p);
875
876         /* get pgd offset in bytes */
877         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
878
879         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
880         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
881 #ifndef __PAGETABLE_PMD_FOLDED
882         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
883         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
884         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
885         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
886         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
887 #endif
888 }
889
890 /*
891  * BVADDR is the faulting address, PTR is scratch.
892  * PTR will hold the pgd for vmalloc.
893  */
894 static void __cpuinit
895 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
896                         unsigned int bvaddr, unsigned int ptr,
897                         enum vmalloc64_mode mode)
898 {
899         long swpd = (long)swapper_pg_dir;
900         int single_insn_swpd;
901         int did_vmalloc_branch = 0;
902
903         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
904
905         uasm_l_vmalloc(l, *p);
906
907         if (mode != not_refill && check_for_high_segbits) {
908                 if (single_insn_swpd) {
909                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
910                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
911                         did_vmalloc_branch = 1;
912                         /* fall through */
913                 } else {
914                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
915                 }
916         }
917         if (!did_vmalloc_branch) {
918                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
919                         uasm_il_b(p, r, label_vmalloc_done);
920                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
921                 } else {
922                         UASM_i_LA_mostly(p, ptr, swpd);
923                         uasm_il_b(p, r, label_vmalloc_done);
924                         if (uasm_in_compat_space_p(swpd))
925                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
926                         else
927                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
928                 }
929         }
930         if (mode != not_refill && check_for_high_segbits) {
931                 uasm_l_large_segbits_fault(l, *p);
932                 /*
933                  * We get here if we are an xsseg address, or if we are
934                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
935                  *
936                  * Ignoring xsseg (assume disabled so would generate
937                  * (address errors?), the only remaining possibility
938                  * is the upper xuseg addresses.  On processors with
939                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
940                  * addresses would have taken an address error. We try
941                  * to mimic that here by taking a load/istream page
942                  * fault.
943                  */
944                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
945                 uasm_i_jr(p, ptr);
946
947                 if (mode == refill_scratch) {
948                         if (scratch_reg > 0)
949                                 UASM_i_MFC0(p, 1, 31, scratch_reg);
950                         else
951                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
952                 } else {
953                         uasm_i_nop(p);
954                 }
955         }
956 }
957
958 #else /* !CONFIG_64BIT */
959
960 /*
961  * TMP and PTR are scratch.
962  * TMP will be clobbered, PTR will hold the pgd entry.
963  */
964 static void __cpuinit __maybe_unused
965 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
966 {
967         long pgdc = (long)pgd_current;
968
969         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
970 #ifdef CONFIG_SMP
971 #ifdef  CONFIG_MIPS_MT_SMTC
972         /*
973          * SMTC uses TCBind value as "CPU" index
974          */
975         uasm_i_mfc0(p, ptr, C0_TCBIND);
976         UASM_i_LA_mostly(p, tmp, pgdc);
977         uasm_i_srl(p, ptr, ptr, 19);
978 #else
979         /*
980          * smp_processor_id() << 3 is stored in CONTEXT.
981          */
982         uasm_i_mfc0(p, ptr, C0_CONTEXT);
983         UASM_i_LA_mostly(p, tmp, pgdc);
984         uasm_i_srl(p, ptr, ptr, 23);
985 #endif
986         uasm_i_addu(p, ptr, tmp, ptr);
987 #else
988         UASM_i_LA_mostly(p, ptr, pgdc);
989 #endif
990         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
991         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
992
993         if (cpu_has_mips_r2) {
994                 uasm_i_ext(p, tmp, tmp, PGDIR_SHIFT, (32 - PGDIR_SHIFT));
995                 uasm_i_ins(p, ptr, tmp, PGD_T_LOG2, (32 - PGDIR_SHIFT));
996                 return;
997         }
998
999         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
1000         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
1001         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
1002 }
1003
1004 #endif /* !CONFIG_64BIT */
1005
1006 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
1007 {
1008         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
1009         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
1010
1011         switch (current_cpu_type()) {
1012         case CPU_VR41XX:
1013         case CPU_VR4111:
1014         case CPU_VR4121:
1015         case CPU_VR4122:
1016         case CPU_VR4131:
1017         case CPU_VR4181:
1018         case CPU_VR4181A:
1019         case CPU_VR4133:
1020                 shift += 2;
1021                 break;
1022
1023         default:
1024                 break;
1025         }
1026
1027         if (shift)
1028                 UASM_i_SRL(p, ctx, ctx, shift);
1029         uasm_i_andi(p, ctx, ctx, mask);
1030 }
1031
1032 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
1033 {
1034         if (cpu_has_mips_r2) {
1035                 /* PTE ptr offset is obtained from BadVAddr */
1036                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1037                 UASM_i_LW(p, ptr, 0, ptr);
1038                 uasm_i_ext(p, tmp, tmp, PAGE_SHIFT+1, PGDIR_SHIFT-PAGE_SHIFT-1);
1039                 uasm_i_ins(p, ptr, tmp, PTE_T_LOG2+1, PGDIR_SHIFT-PAGE_SHIFT-1);
1040                 return;
1041         }
1042
1043         /*
1044          * Bug workaround for the Nevada. It seems as if under certain
1045          * circumstances the move from cp0_context might produce a
1046          * bogus result when the mfc0 instruction and its consumer are
1047          * in a different cacheline or a load instruction, probably any
1048          * memory reference, is between them.
1049          */
1050         switch (current_cpu_type()) {
1051         case CPU_NEVADA:
1052                 UASM_i_LW(p, ptr, 0, ptr);
1053                 GET_CONTEXT(p, tmp); /* get context reg */
1054                 break;
1055
1056         default:
1057                 GET_CONTEXT(p, tmp); /* get context reg */
1058                 UASM_i_LW(p, ptr, 0, ptr);
1059                 break;
1060         }
1061
1062         build_adjust_context(p, tmp);
1063         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1064 }
1065
1066 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
1067                                         unsigned int ptep)
1068 {
1069         /*
1070          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1071          * Kernel is a special case. Only a few CPUs use it.
1072          */
1073 #ifdef CONFIG_64BIT_PHYS_ADDR
1074         if (cpu_has_64bits) {
1075                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
1076                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1077                 if (cpu_has_rixi) {
1078                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1079                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1080                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1081                 } else {
1082                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1083                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1084                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1085                 }
1086                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1087         } else {
1088                 int pte_off_even = sizeof(pte_t) / 2;
1089                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1090
1091                 /* The pte entries are pre-shifted */
1092                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
1093                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1094                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
1095                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1096         }
1097 #else
1098         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1099         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1100         if (r45k_bvahwbug())
1101                 build_tlb_probe_entry(p);
1102         if (cpu_has_rixi) {
1103                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1104                 if (r4k_250MHZhwbug())
1105                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1106                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1107                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1108         } else {
1109                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1110                 if (r4k_250MHZhwbug())
1111                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1112                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1113                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1114                 if (r45k_bvahwbug())
1115                         uasm_i_mfc0(p, tmp, C0_INDEX);
1116         }
1117         if (r4k_250MHZhwbug())
1118                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1119         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1120 #endif
1121 }
1122
1123 struct mips_huge_tlb_info {
1124         int huge_pte;
1125         int restore_scratch;
1126 };
1127
1128 static struct mips_huge_tlb_info __cpuinit
1129 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1130                                struct uasm_reloc **r, unsigned int tmp,
1131                                unsigned int ptr, int c0_scratch)
1132 {
1133         struct mips_huge_tlb_info rv;
1134         unsigned int even, odd;
1135         int vmalloc_branch_delay_filled = 0;
1136         const int scratch = 1; /* Our extra working register */
1137
1138         rv.huge_pte = scratch;
1139         rv.restore_scratch = 0;
1140
1141         if (check_for_high_segbits) {
1142                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1143
1144                 if (pgd_reg != -1)
1145                         UASM_i_MFC0(p, ptr, 31, pgd_reg);
1146                 else
1147                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1148
1149                 if (c0_scratch >= 0)
1150                         UASM_i_MTC0(p, scratch, 31, c0_scratch);
1151                 else
1152                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1153
1154                 uasm_i_dsrl_safe(p, scratch, tmp,
1155                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1156                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1157
1158                 if (pgd_reg == -1) {
1159                         vmalloc_branch_delay_filled = 1;
1160                         /* Clear lower 23 bits of context. */
1161                         uasm_i_dins(p, ptr, 0, 0, 23);
1162                 }
1163         } else {
1164                 if (pgd_reg != -1)
1165                         UASM_i_MFC0(p, ptr, 31, pgd_reg);
1166                 else
1167                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1168
1169                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1170
1171                 if (c0_scratch >= 0)
1172                         UASM_i_MTC0(p, scratch, 31, c0_scratch);
1173                 else
1174                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1175
1176                 if (pgd_reg == -1)
1177                         /* Clear lower 23 bits of context. */
1178                         uasm_i_dins(p, ptr, 0, 0, 23);
1179
1180                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1181         }
1182
1183         if (pgd_reg == -1) {
1184                 vmalloc_branch_delay_filled = 1;
1185                 /* 1 0  1 0 1  << 6  xkphys cached */
1186                 uasm_i_ori(p, ptr, ptr, 0x540);
1187                 uasm_i_drotr(p, ptr, ptr, 11);
1188         }
1189
1190 #ifdef __PAGETABLE_PMD_FOLDED
1191 #define LOC_PTEP scratch
1192 #else
1193 #define LOC_PTEP ptr
1194 #endif
1195
1196         if (!vmalloc_branch_delay_filled)
1197                 /* get pgd offset in bytes */
1198                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1199
1200         uasm_l_vmalloc_done(l, *p);
1201
1202         /*
1203          *                         tmp          ptr
1204          * fall-through case =   badvaddr  *pgd_current
1205          * vmalloc case      =   badvaddr  swapper_pg_dir
1206          */
1207
1208         if (vmalloc_branch_delay_filled)
1209                 /* get pgd offset in bytes */
1210                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1211
1212 #ifdef __PAGETABLE_PMD_FOLDED
1213         GET_CONTEXT(p, tmp); /* get context reg */
1214 #endif
1215         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1216
1217         if (use_lwx_insns()) {
1218                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1219         } else {
1220                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1221                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1222         }
1223
1224 #ifndef __PAGETABLE_PMD_FOLDED
1225         /* get pmd offset in bytes */
1226         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1227         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1228         GET_CONTEXT(p, tmp); /* get context reg */
1229
1230         if (use_lwx_insns()) {
1231                 UASM_i_LWX(p, scratch, scratch, ptr);
1232         } else {
1233                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1234                 UASM_i_LW(p, scratch, 0, ptr);
1235         }
1236 #endif
1237         /* Adjust the context during the load latency. */
1238         build_adjust_context(p, tmp);
1239
1240 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1241         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1242         /*
1243          * The in the LWX case we don't want to do the load in the
1244          * delay slot.  It cannot issue in the same cycle and may be
1245          * speculative and unneeded.
1246          */
1247         if (use_lwx_insns())
1248                 uasm_i_nop(p);
1249 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1250
1251
1252         /* build_update_entries */
1253         if (use_lwx_insns()) {
1254                 even = ptr;
1255                 odd = tmp;
1256                 UASM_i_LWX(p, even, scratch, tmp);
1257                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1258                 UASM_i_LWX(p, odd, scratch, tmp);
1259         } else {
1260                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1261                 even = tmp;
1262                 odd = ptr;
1263                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1264                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1265         }
1266         if (cpu_has_rixi) {
1267                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1268                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1269                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1270         } else {
1271                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1272                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1273                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1274         }
1275         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1276
1277         if (c0_scratch >= 0) {
1278                 UASM_i_MFC0(p, scratch, 31, c0_scratch);
1279                 build_tlb_write_entry(p, l, r, tlb_random);
1280                 uasm_l_leave(l, *p);
1281                 rv.restore_scratch = 1;
1282         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1283                 build_tlb_write_entry(p, l, r, tlb_random);
1284                 uasm_l_leave(l, *p);
1285                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1286         } else {
1287                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1288                 build_tlb_write_entry(p, l, r, tlb_random);
1289                 uasm_l_leave(l, *p);
1290                 rv.restore_scratch = 1;
1291         }
1292
1293         uasm_i_eret(p); /* return from trap */
1294
1295         return rv;
1296 }
1297
1298 /*
1299  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1300  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1301  * slots before the XTLB refill exception handler which belong to the
1302  * unused TLB refill exception.
1303  */
1304 #define MIPS64_REFILL_INSNS 32
1305
1306 static void __cpuinit build_r4000_tlb_refill_handler(void)
1307 {
1308         u32 *p = tlb_handler;
1309         struct uasm_label *l = labels;
1310         struct uasm_reloc *r = relocs;
1311         u32 *f;
1312         unsigned int final_len;
1313         struct mips_huge_tlb_info htlb_info __maybe_unused;
1314         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1315
1316         memset(tlb_handler, 0, sizeof(tlb_handler));
1317         memset(labels, 0, sizeof(labels));
1318         memset(relocs, 0, sizeof(relocs));
1319         memset(final_handler, 0, sizeof(final_handler));
1320
1321         if ((scratch_reg > 0 || scratchpad_available()) && use_bbit_insns()) {
1322                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1323                                                           scratch_reg);
1324                 vmalloc_mode = refill_scratch;
1325         } else {
1326                 htlb_info.huge_pte = K0;
1327                 htlb_info.restore_scratch = 0;
1328                 vmalloc_mode = refill_noscratch;
1329                 /*
1330                  * create the plain linear handler
1331                  */
1332                 if (bcm1250_m3_war()) {
1333                         unsigned int segbits = 44;
1334
1335                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1336                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1337                         uasm_i_xor(&p, K0, K0, K1);
1338                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1339                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1340                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1341                         uasm_i_or(&p, K0, K0, K1);
1342                         uasm_il_bnez(&p, &r, K0, label_leave);
1343                         /* No need for uasm_i_nop */
1344                 }
1345
1346 #ifdef CONFIG_64BIT
1347                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1348 #else
1349                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1350 #endif
1351
1352 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1353                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1354 #endif
1355
1356                 build_get_ptep(&p, K0, K1);
1357                 build_update_entries(&p, K0, K1);
1358                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1359                 uasm_l_leave(&l, p);
1360                 uasm_i_eret(&p); /* return from trap */
1361         }
1362 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1363         uasm_l_tlb_huge_update(&l, p);
1364         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1365         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1366                                    htlb_info.restore_scratch);
1367 #endif
1368
1369 #ifdef CONFIG_64BIT
1370         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1371 #endif
1372
1373         /*
1374          * Overflow check: For the 64bit handler, we need at least one
1375          * free instruction slot for the wrap-around branch. In worst
1376          * case, if the intended insertion point is a delay slot, we
1377          * need three, with the second nop'ed and the third being
1378          * unused.
1379          */
1380         /* Loongson2 ebase is different than r4k, we have more space */
1381 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
1382         if ((p - tlb_handler) > 64)
1383                 panic("TLB refill handler space exceeded");
1384 #else
1385         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1386             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1387                 && uasm_insn_has_bdelay(relocs,
1388                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1389                 panic("TLB refill handler space exceeded");
1390 #endif
1391
1392         /*
1393          * Now fold the handler in the TLB refill handler space.
1394          */
1395 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
1396         f = final_handler;
1397         /* Simplest case, just copy the handler. */
1398         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1399         final_len = p - tlb_handler;
1400 #else /* CONFIG_64BIT */
1401         f = final_handler + MIPS64_REFILL_INSNS;
1402         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1403                 /* Just copy the handler. */
1404                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1405                 final_len = p - tlb_handler;
1406         } else {
1407 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1408                 const enum label_id ls = label_tlb_huge_update;
1409 #else
1410                 const enum label_id ls = label_vmalloc;
1411 #endif
1412                 u32 *split;
1413                 int ov = 0;
1414                 int i;
1415
1416                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1417                         ;
1418                 BUG_ON(i == ARRAY_SIZE(labels));
1419                 split = labels[i].addr;
1420
1421                 /*
1422                  * See if we have overflown one way or the other.
1423                  */
1424                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1425                     split < p - MIPS64_REFILL_INSNS)
1426                         ov = 1;
1427
1428                 if (ov) {
1429                         /*
1430                          * Split two instructions before the end.  One
1431                          * for the branch and one for the instruction
1432                          * in the delay slot.
1433                          */
1434                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1435
1436                         /*
1437                          * If the branch would fall in a delay slot,
1438                          * we must back up an additional instruction
1439                          * so that it is no longer in a delay slot.
1440                          */
1441                         if (uasm_insn_has_bdelay(relocs, split - 1))
1442                                 split--;
1443                 }
1444                 /* Copy first part of the handler. */
1445                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1446                 f += split - tlb_handler;
1447
1448                 if (ov) {
1449                         /* Insert branch. */
1450                         uasm_l_split(&l, final_handler);
1451                         uasm_il_b(&f, &r, label_split);
1452                         if (uasm_insn_has_bdelay(relocs, split))
1453                                 uasm_i_nop(&f);
1454                         else {
1455                                 uasm_copy_handler(relocs, labels,
1456                                                   split, split + 1, f);
1457                                 uasm_move_labels(labels, f, f + 1, -1);
1458                                 f++;
1459                                 split++;
1460                         }
1461                 }
1462
1463                 /* Copy the rest of the handler. */
1464                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1465                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1466                             (p - split);
1467         }
1468 #endif /* CONFIG_64BIT */
1469
1470         uasm_resolve_relocs(relocs, labels);
1471         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1472                  final_len);
1473
1474         memcpy((void *)ebase, final_handler, 0x100);
1475
1476         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1477 }
1478
1479 /*
1480  * 128 instructions for the fastpath handler is generous and should
1481  * never be exceeded.
1482  */
1483 #define FASTPATH_SIZE 128
1484
1485 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
1486 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
1487 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
1488 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1489 u32 tlbmiss_handler_setup_pgd[16] __cacheline_aligned;
1490
1491 static void __cpuinit build_r4000_setup_pgd(void)
1492 {
1493         const int a0 = 4;
1494         const int a1 = 5;
1495         u32 *p = tlbmiss_handler_setup_pgd;
1496         struct uasm_label *l = labels;
1497         struct uasm_reloc *r = relocs;
1498
1499         memset(tlbmiss_handler_setup_pgd, 0, sizeof(tlbmiss_handler_setup_pgd));
1500         memset(labels, 0, sizeof(labels));
1501         memset(relocs, 0, sizeof(relocs));
1502
1503         pgd_reg = allocate_kscratch();
1504
1505         if (pgd_reg == -1) {
1506                 /* PGD << 11 in c0_Context */
1507                 /*
1508                  * If it is a ckseg0 address, convert to a physical
1509                  * address.  Shifting right by 29 and adding 4 will
1510                  * result in zero for these addresses.
1511                  *
1512                  */
1513                 UASM_i_SRA(&p, a1, a0, 29);
1514                 UASM_i_ADDIU(&p, a1, a1, 4);
1515                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1516                 uasm_i_nop(&p);
1517                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1518                 uasm_l_tlbl_goaround1(&l, p);
1519                 UASM_i_SLL(&p, a0, a0, 11);
1520                 uasm_i_jr(&p, 31);
1521                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1522         } else {
1523                 /* PGD in c0_KScratch */
1524                 uasm_i_jr(&p, 31);
1525                 UASM_i_MTC0(&p, a0, 31, pgd_reg);
1526         }
1527         if (p - tlbmiss_handler_setup_pgd > ARRAY_SIZE(tlbmiss_handler_setup_pgd))
1528                 panic("tlbmiss_handler_setup_pgd space exceeded");
1529         uasm_resolve_relocs(relocs, labels);
1530         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1531                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1532
1533         dump_handler("tlbmiss_handler",
1534                      tlbmiss_handler_setup_pgd,
1535                      ARRAY_SIZE(tlbmiss_handler_setup_pgd));
1536 }
1537 #endif
1538
1539 static void __cpuinit
1540 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1541 {
1542 #ifdef CONFIG_SMP
1543 # ifdef CONFIG_64BIT_PHYS_ADDR
1544         if (cpu_has_64bits)
1545                 uasm_i_lld(p, pte, 0, ptr);
1546         else
1547 # endif
1548                 UASM_i_LL(p, pte, 0, ptr);
1549 #else
1550 # ifdef CONFIG_64BIT_PHYS_ADDR
1551         if (cpu_has_64bits)
1552                 uasm_i_ld(p, pte, 0, ptr);
1553         else
1554 # endif
1555                 UASM_i_LW(p, pte, 0, ptr);
1556 #endif
1557 }
1558
1559 static void __cpuinit
1560 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1561         unsigned int mode)
1562 {
1563 #ifdef CONFIG_64BIT_PHYS_ADDR
1564         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1565 #endif
1566
1567         uasm_i_ori(p, pte, pte, mode);
1568 #ifdef CONFIG_SMP
1569 # ifdef CONFIG_64BIT_PHYS_ADDR
1570         if (cpu_has_64bits)
1571                 uasm_i_scd(p, pte, 0, ptr);
1572         else
1573 # endif
1574                 UASM_i_SC(p, pte, 0, ptr);
1575
1576         if (r10000_llsc_war())
1577                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1578         else
1579                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1580
1581 # ifdef CONFIG_64BIT_PHYS_ADDR
1582         if (!cpu_has_64bits) {
1583                 /* no uasm_i_nop needed */
1584                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1585                 uasm_i_ori(p, pte, pte, hwmode);
1586                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1587                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1588                 /* no uasm_i_nop needed */
1589                 uasm_i_lw(p, pte, 0, ptr);
1590         } else
1591                 uasm_i_nop(p);
1592 # else
1593         uasm_i_nop(p);
1594 # endif
1595 #else
1596 # ifdef CONFIG_64BIT_PHYS_ADDR
1597         if (cpu_has_64bits)
1598                 uasm_i_sd(p, pte, 0, ptr);
1599         else
1600 # endif
1601                 UASM_i_SW(p, pte, 0, ptr);
1602
1603 # ifdef CONFIG_64BIT_PHYS_ADDR
1604         if (!cpu_has_64bits) {
1605                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1606                 uasm_i_ori(p, pte, pte, hwmode);
1607                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1608                 uasm_i_lw(p, pte, 0, ptr);
1609         }
1610 # endif
1611 #endif
1612 }
1613
1614 /*
1615  * Check if PTE is present, if not then jump to LABEL. PTR points to
1616  * the page table where this PTE is located, PTE will be re-loaded
1617  * with it's original value.
1618  */
1619 static void __cpuinit
1620 build_pte_present(u32 **p, struct uasm_reloc **r,
1621                   int pte, int ptr, int scratch, enum label_id lid)
1622 {
1623         int t = scratch >= 0 ? scratch : pte;
1624
1625         if (cpu_has_rixi) {
1626                 if (use_bbit_insns()) {
1627                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1628                         uasm_i_nop(p);
1629                 } else {
1630                         uasm_i_andi(p, t, pte, _PAGE_PRESENT);
1631                         uasm_il_beqz(p, r, t, lid);
1632                         if (pte == t)
1633                                 /* You lose the SMP race :-(*/
1634                                 iPTE_LW(p, pte, ptr);
1635                 }
1636         } else {
1637                 uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_READ);
1638                 uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_READ);
1639                 uasm_il_bnez(p, r, t, lid);
1640                 if (pte == t)
1641                         /* You lose the SMP race :-(*/
1642                         iPTE_LW(p, pte, ptr);
1643         }
1644 }
1645
1646 /* Make PTE valid, store result in PTR. */
1647 static void __cpuinit
1648 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1649                  unsigned int ptr)
1650 {
1651         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1652
1653         iPTE_SW(p, r, pte, ptr, mode);
1654 }
1655
1656 /*
1657  * Check if PTE can be written to, if not branch to LABEL. Regardless
1658  * restore PTE with value from PTR when done.
1659  */
1660 static void __cpuinit
1661 build_pte_writable(u32 **p, struct uasm_reloc **r,
1662                    unsigned int pte, unsigned int ptr, int scratch,
1663                    enum label_id lid)
1664 {
1665         int t = scratch >= 0 ? scratch : pte;
1666
1667         uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_WRITE);
1668         uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_WRITE);
1669         uasm_il_bnez(p, r, t, lid);
1670         if (pte == t)
1671                 /* You lose the SMP race :-(*/
1672                 iPTE_LW(p, pte, ptr);
1673         else
1674                 uasm_i_nop(p);
1675 }
1676
1677 /* Make PTE writable, update software status bits as well, then store
1678  * at PTR.
1679  */
1680 static void __cpuinit
1681 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1682                  unsigned int ptr)
1683 {
1684         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1685                              | _PAGE_DIRTY);
1686
1687         iPTE_SW(p, r, pte, ptr, mode);
1688 }
1689
1690 /*
1691  * Check if PTE can be modified, if not branch to LABEL. Regardless
1692  * restore PTE with value from PTR when done.
1693  */
1694 static void __cpuinit
1695 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1696                      unsigned int pte, unsigned int ptr, int scratch,
1697                      enum label_id lid)
1698 {
1699         if (use_bbit_insns()) {
1700                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1701                 uasm_i_nop(p);
1702         } else {
1703                 int t = scratch >= 0 ? scratch : pte;
1704                 uasm_i_andi(p, t, pte, _PAGE_WRITE);
1705                 uasm_il_beqz(p, r, t, lid);
1706                 if (pte == t)
1707                         /* You lose the SMP race :-(*/
1708                         iPTE_LW(p, pte, ptr);
1709         }
1710 }
1711
1712 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1713
1714
1715 /*
1716  * R3000 style TLB load/store/modify handlers.
1717  */
1718
1719 /*
1720  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1721  * Then it returns.
1722  */
1723 static void __cpuinit
1724 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1725 {
1726         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1727         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1728         uasm_i_tlbwi(p);
1729         uasm_i_jr(p, tmp);
1730         uasm_i_rfe(p); /* branch delay */
1731 }
1732
1733 /*
1734  * This places the pte into ENTRYLO0 and writes it with tlbwi
1735  * or tlbwr as appropriate.  This is because the index register
1736  * may have the probe fail bit set as a result of a trap on a
1737  * kseg2 access, i.e. without refill.  Then it returns.
1738  */
1739 static void __cpuinit
1740 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1741                              struct uasm_reloc **r, unsigned int pte,
1742                              unsigned int tmp)
1743 {
1744         uasm_i_mfc0(p, tmp, C0_INDEX);
1745         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1746         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1747         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1748         uasm_i_tlbwi(p); /* cp0 delay */
1749         uasm_i_jr(p, tmp);
1750         uasm_i_rfe(p); /* branch delay */
1751         uasm_l_r3000_write_probe_fail(l, *p);
1752         uasm_i_tlbwr(p); /* cp0 delay */
1753         uasm_i_jr(p, tmp);
1754         uasm_i_rfe(p); /* branch delay */
1755 }
1756
1757 static void __cpuinit
1758 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1759                                    unsigned int ptr)
1760 {
1761         long pgdc = (long)pgd_current;
1762
1763         uasm_i_mfc0(p, pte, C0_BADVADDR);
1764         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1765         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1766         uasm_i_srl(p, pte, pte, 22); /* load delay */
1767         uasm_i_sll(p, pte, pte, 2);
1768         uasm_i_addu(p, ptr, ptr, pte);
1769         uasm_i_mfc0(p, pte, C0_CONTEXT);
1770         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1771         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1772         uasm_i_addu(p, ptr, ptr, pte);
1773         uasm_i_lw(p, pte, 0, ptr);
1774         uasm_i_tlbp(p); /* load delay */
1775 }
1776
1777 static void __cpuinit build_r3000_tlb_load_handler(void)
1778 {
1779         u32 *p = handle_tlbl;
1780         struct uasm_label *l = labels;
1781         struct uasm_reloc *r = relocs;
1782
1783         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1784         memset(labels, 0, sizeof(labels));
1785         memset(relocs, 0, sizeof(relocs));
1786
1787         build_r3000_tlbchange_handler_head(&p, K0, K1);
1788         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1789         uasm_i_nop(&p); /* load delay */
1790         build_make_valid(&p, &r, K0, K1);
1791         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1792
1793         uasm_l_nopage_tlbl(&l, p);
1794         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1795         uasm_i_nop(&p);
1796
1797         if ((p - handle_tlbl) > FASTPATH_SIZE)
1798                 panic("TLB load handler fastpath space exceeded");
1799
1800         uasm_resolve_relocs(relocs, labels);
1801         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1802                  (unsigned int)(p - handle_tlbl));
1803
1804         dump_handler("r3000_tlb_load", handle_tlbl, ARRAY_SIZE(handle_tlbl));
1805 }
1806
1807 static void __cpuinit build_r3000_tlb_store_handler(void)
1808 {
1809         u32 *p = handle_tlbs;
1810         struct uasm_label *l = labels;
1811         struct uasm_reloc *r = relocs;
1812
1813         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1814         memset(labels, 0, sizeof(labels));
1815         memset(relocs, 0, sizeof(relocs));
1816
1817         build_r3000_tlbchange_handler_head(&p, K0, K1);
1818         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1819         uasm_i_nop(&p); /* load delay */
1820         build_make_write(&p, &r, K0, K1);
1821         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1822
1823         uasm_l_nopage_tlbs(&l, p);
1824         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1825         uasm_i_nop(&p);
1826
1827         if ((p - handle_tlbs) > FASTPATH_SIZE)
1828                 panic("TLB store handler fastpath space exceeded");
1829
1830         uasm_resolve_relocs(relocs, labels);
1831         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1832                  (unsigned int)(p - handle_tlbs));
1833
1834         dump_handler("r3000_tlb_store", handle_tlbs, ARRAY_SIZE(handle_tlbs));
1835 }
1836
1837 static void __cpuinit build_r3000_tlb_modify_handler(void)
1838 {
1839         u32 *p = handle_tlbm;
1840         struct uasm_label *l = labels;
1841         struct uasm_reloc *r = relocs;
1842
1843         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1844         memset(labels, 0, sizeof(labels));
1845         memset(relocs, 0, sizeof(relocs));
1846
1847         build_r3000_tlbchange_handler_head(&p, K0, K1);
1848         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1849         uasm_i_nop(&p); /* load delay */
1850         build_make_write(&p, &r, K0, K1);
1851         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1852
1853         uasm_l_nopage_tlbm(&l, p);
1854         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1855         uasm_i_nop(&p);
1856
1857         if ((p - handle_tlbm) > FASTPATH_SIZE)
1858                 panic("TLB modify handler fastpath space exceeded");
1859
1860         uasm_resolve_relocs(relocs, labels);
1861         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1862                  (unsigned int)(p - handle_tlbm));
1863
1864         dump_handler("r3000_tlb_modify", handle_tlbm, ARRAY_SIZE(handle_tlbm));
1865 }
1866 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1867
1868 /*
1869  * R4000 style TLB load/store/modify handlers.
1870  */
1871 static struct work_registers __cpuinit
1872 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1873                                    struct uasm_reloc **r)
1874 {
1875         struct work_registers wr = build_get_work_registers(p);
1876
1877 #ifdef CONFIG_64BIT
1878         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1879 #else
1880         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1881 #endif
1882
1883 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1884         /*
1885          * For huge tlb entries, pmd doesn't contain an address but
1886          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1887          * see if we need to jump to huge tlb processing.
1888          */
1889         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1890 #endif
1891
1892         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1893         UASM_i_LW(p, wr.r2, 0, wr.r2);
1894         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1895         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1896         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1897
1898 #ifdef CONFIG_SMP
1899         uasm_l_smp_pgtable_change(l, *p);
1900 #endif
1901         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1902         if (!m4kc_tlbp_war())
1903                 build_tlb_probe_entry(p);
1904         return wr;
1905 }
1906
1907 static void __cpuinit
1908 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1909                                    struct uasm_reloc **r, unsigned int tmp,
1910                                    unsigned int ptr)
1911 {
1912         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1913         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1914         build_update_entries(p, tmp, ptr);
1915         build_tlb_write_entry(p, l, r, tlb_indexed);
1916         uasm_l_leave(l, *p);
1917         build_restore_work_registers(p);
1918         uasm_i_eret(p); /* return from trap */
1919
1920 #ifdef CONFIG_64BIT
1921         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1922 #endif
1923 }
1924
1925 static void __cpuinit build_r4000_tlb_load_handler(void)
1926 {
1927         u32 *p = handle_tlbl;
1928         struct uasm_label *l = labels;
1929         struct uasm_reloc *r = relocs;
1930         struct work_registers wr;
1931
1932         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1933         memset(labels, 0, sizeof(labels));
1934         memset(relocs, 0, sizeof(relocs));
1935
1936         if (bcm1250_m3_war()) {
1937                 unsigned int segbits = 44;
1938
1939                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1940                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1941                 uasm_i_xor(&p, K0, K0, K1);
1942                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1943                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1944                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1945                 uasm_i_or(&p, K0, K0, K1);
1946                 uasm_il_bnez(&p, &r, K0, label_leave);
1947                 /* No need for uasm_i_nop */
1948         }
1949
1950         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1951         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1952         if (m4kc_tlbp_war())
1953                 build_tlb_probe_entry(&p);
1954
1955         if (cpu_has_rixi) {
1956                 /*
1957                  * If the page is not _PAGE_VALID, RI or XI could not
1958                  * have triggered it.  Skip the expensive test..
1959                  */
1960                 if (use_bbit_insns()) {
1961                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1962                                       label_tlbl_goaround1);
1963                 } else {
1964                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1965                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1966                 }
1967                 uasm_i_nop(&p);
1968
1969                 uasm_i_tlbr(&p);
1970                 /* Examine  entrylo 0 or 1 based on ptr. */
1971                 if (use_bbit_insns()) {
1972                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
1973                 } else {
1974                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
1975                         uasm_i_beqz(&p, wr.r3, 8);
1976                 }
1977                 /* load it in the delay slot*/
1978                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
1979                 /* load it if ptr is odd */
1980                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
1981                 /*
1982                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
1983                  * XI must have triggered it.
1984                  */
1985                 if (use_bbit_insns()) {
1986                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
1987                         uasm_i_nop(&p);
1988                         uasm_l_tlbl_goaround1(&l, p);
1989                 } else {
1990                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
1991                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
1992                         uasm_i_nop(&p);
1993                 }
1994                 uasm_l_tlbl_goaround1(&l, p);
1995         }
1996         build_make_valid(&p, &r, wr.r1, wr.r2);
1997         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
1998
1999 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2000         /*
2001          * This is the entry point when build_r4000_tlbchange_handler_head
2002          * spots a huge page.
2003          */
2004         uasm_l_tlb_huge_update(&l, p);
2005         iPTE_LW(&p, wr.r1, wr.r2);
2006         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2007         build_tlb_probe_entry(&p);
2008
2009         if (cpu_has_rixi) {
2010                 /*
2011                  * If the page is not _PAGE_VALID, RI or XI could not
2012                  * have triggered it.  Skip the expensive test..
2013                  */
2014                 if (use_bbit_insns()) {
2015                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2016                                       label_tlbl_goaround2);
2017                 } else {
2018                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2019                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2020                 }
2021                 uasm_i_nop(&p);
2022
2023                 uasm_i_tlbr(&p);
2024                 /* Examine  entrylo 0 or 1 based on ptr. */
2025                 if (use_bbit_insns()) {
2026                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2027                 } else {
2028                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2029                         uasm_i_beqz(&p, wr.r3, 8);
2030                 }
2031                 /* load it in the delay slot*/
2032                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2033                 /* load it if ptr is odd */
2034                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2035                 /*
2036                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2037                  * XI must have triggered it.
2038                  */
2039                 if (use_bbit_insns()) {
2040                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2041                 } else {
2042                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2043                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2044                 }
2045                 if (PM_DEFAULT_MASK == 0)
2046                         uasm_i_nop(&p);
2047                 /*
2048                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2049                  * it is restored in build_huge_tlb_write_entry.
2050                  */
2051                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2052
2053                 uasm_l_tlbl_goaround2(&l, p);
2054         }
2055         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2056         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2057 #endif
2058
2059         uasm_l_nopage_tlbl(&l, p);
2060         build_restore_work_registers(&p);
2061         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2062         uasm_i_nop(&p);
2063
2064         if ((p - handle_tlbl) > FASTPATH_SIZE)
2065                 panic("TLB load handler fastpath space exceeded");
2066
2067         uasm_resolve_relocs(relocs, labels);
2068         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2069                  (unsigned int)(p - handle_tlbl));
2070
2071         dump_handler("r4000_tlb_load", handle_tlbl, ARRAY_SIZE(handle_tlbl));
2072 }
2073
2074 static void __cpuinit build_r4000_tlb_store_handler(void)
2075 {
2076         u32 *p = handle_tlbs;
2077         struct uasm_label *l = labels;
2078         struct uasm_reloc *r = relocs;
2079         struct work_registers wr;
2080
2081         memset(handle_tlbs, 0, sizeof(handle_tlbs));
2082         memset(labels, 0, sizeof(labels));
2083         memset(relocs, 0, sizeof(relocs));
2084
2085         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2086         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2087         if (m4kc_tlbp_war())
2088                 build_tlb_probe_entry(&p);
2089         build_make_write(&p, &r, wr.r1, wr.r2);
2090         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2091
2092 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2093         /*
2094          * This is the entry point when
2095          * build_r4000_tlbchange_handler_head spots a huge page.
2096          */
2097         uasm_l_tlb_huge_update(&l, p);
2098         iPTE_LW(&p, wr.r1, wr.r2);
2099         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2100         build_tlb_probe_entry(&p);
2101         uasm_i_ori(&p, wr.r1, wr.r1,
2102                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2103         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2104 #endif
2105
2106         uasm_l_nopage_tlbs(&l, p);
2107         build_restore_work_registers(&p);
2108         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2109         uasm_i_nop(&p);
2110
2111         if ((p - handle_tlbs) > FASTPATH_SIZE)
2112                 panic("TLB store handler fastpath space exceeded");
2113
2114         uasm_resolve_relocs(relocs, labels);
2115         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2116                  (unsigned int)(p - handle_tlbs));
2117
2118         dump_handler("r4000_tlb_store", handle_tlbs, ARRAY_SIZE(handle_tlbs));
2119 }
2120
2121 static void __cpuinit build_r4000_tlb_modify_handler(void)
2122 {
2123         u32 *p = handle_tlbm;
2124         struct uasm_label *l = labels;
2125         struct uasm_reloc *r = relocs;
2126         struct work_registers wr;
2127
2128         memset(handle_tlbm, 0, sizeof(handle_tlbm));
2129         memset(labels, 0, sizeof(labels));
2130         memset(relocs, 0, sizeof(relocs));
2131
2132         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2133         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2134         if (m4kc_tlbp_war())
2135                 build_tlb_probe_entry(&p);
2136         /* Present and writable bits set, set accessed and dirty bits. */
2137         build_make_write(&p, &r, wr.r1, wr.r2);
2138         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2139
2140 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2141         /*
2142          * This is the entry point when
2143          * build_r4000_tlbchange_handler_head spots a huge page.
2144          */
2145         uasm_l_tlb_huge_update(&l, p);
2146         iPTE_LW(&p, wr.r1, wr.r2);
2147         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2148         build_tlb_probe_entry(&p);
2149         uasm_i_ori(&p, wr.r1, wr.r1,
2150                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2151         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2152 #endif
2153
2154         uasm_l_nopage_tlbm(&l, p);
2155         build_restore_work_registers(&p);
2156         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2157         uasm_i_nop(&p);
2158
2159         if ((p - handle_tlbm) > FASTPATH_SIZE)
2160                 panic("TLB modify handler fastpath space exceeded");
2161
2162         uasm_resolve_relocs(relocs, labels);
2163         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2164                  (unsigned int)(p - handle_tlbm));
2165
2166         dump_handler("r4000_tlb_modify", handle_tlbm, ARRAY_SIZE(handle_tlbm));
2167 }
2168
2169 void __cpuinit build_tlb_refill_handler(void)
2170 {
2171         /*
2172          * The refill handler is generated per-CPU, multi-node systems
2173          * may have local storage for it. The other handlers are only
2174          * needed once.
2175          */
2176         static int run_once = 0;
2177
2178         output_pgtable_bits_defines();
2179
2180 #ifdef CONFIG_64BIT
2181         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2182 #endif
2183
2184         switch (current_cpu_type()) {
2185         case CPU_R2000:
2186         case CPU_R3000:
2187         case CPU_R3000A:
2188         case CPU_R3081E:
2189         case CPU_TX3912:
2190         case CPU_TX3922:
2191         case CPU_TX3927:
2192 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2193                 build_r3000_tlb_refill_handler();
2194                 if (!run_once) {
2195                         build_r3000_tlb_load_handler();
2196                         build_r3000_tlb_store_handler();
2197                         build_r3000_tlb_modify_handler();
2198                         run_once++;
2199                 }
2200 #else
2201                 panic("No R3000 TLB refill handler");
2202 #endif
2203                 break;
2204
2205         case CPU_R6000:
2206         case CPU_R6000A:
2207                 panic("No R6000 TLB refill handler yet");
2208                 break;
2209
2210         case CPU_R8000:
2211                 panic("No R8000 TLB refill handler yet");
2212                 break;
2213
2214         default:
2215                 if (!run_once) {
2216                         scratch_reg = allocate_kscratch();
2217 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
2218                         build_r4000_setup_pgd();
2219 #endif
2220                         build_r4000_tlb_load_handler();
2221                         build_r4000_tlb_store_handler();
2222                         build_r4000_tlb_modify_handler();
2223                         run_once++;
2224                 }
2225                 build_r4000_tlb_refill_handler();
2226         }
2227 }
2228
2229 void __cpuinit flush_tlb_handlers(void)
2230 {
2231         local_flush_icache_range((unsigned long)handle_tlbl,
2232                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
2233         local_flush_icache_range((unsigned long)handle_tlbs,
2234                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
2235         local_flush_icache_range((unsigned long)handle_tlbm,
2236                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
2237 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
2238         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2239                            (unsigned long)tlbmiss_handler_setup_pgd + sizeof(handle_tlbm));
2240 #endif
2241 }