arch/mips/cpu/start.S

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  *  Startup Code for MIPS32 CPU-core
   4  *
   5  *  Copyright (c) 2003  Wolfgang Denk <wd@denx.de>
   6  */
   7
   8 #include <asm-offsets.h>
   9 #include <config.h>
  10 #include <asm/asm.h>
  11 #include <asm/regdef.h>
  12 #include <asm/mipsregs.h>
  13
  14 #ifndef CONFIG_SYS_INIT_SP_ADDR
  15 #define CONFIG_SYS_INIT_SP_ADDR (CONFIG_SYS_SDRAM_BASE + \
  16                                 CONFIG_SYS_INIT_SP_OFFSET)
  17 #endif
  18
  19 #ifdef CONFIG_32BIT
  20 # define MIPS_RELOC     3
  21 # define STATUS_SET     0
  22 #endif
  23
  24 #ifdef CONFIG_64BIT
  25 # ifdef CONFIG_SYS_LITTLE_ENDIAN
  26 #  define MIPS64_R_INFO(ssym, r_type3, r_type2, r_type) \
  27         (((r_type) << 24) | ((r_type2) << 16) | ((r_type3) << 8) | (ssym))
  28 # else
  29 #  define MIPS64_R_INFO(ssym, r_type3, r_type2, r_type) \
  30         ((r_type) | ((r_type2) << 8) | ((r_type3) << 16) | (ssym) << 24)
  31 # endif
  32 # define MIPS_RELOC     MIPS64_R_INFO(0x00, 0x00, 0x12, 0x03)
  33 # define STATUS_SET     ST0_KX
  34 #endif
  35
  36         .set noreorder
  37
  38         .macro init_wr sel
  39         MTC0    zero, CP0_WATCHLO,\sel
  40         mtc0    t1, CP0_WATCHHI,\sel
  41         mfc0    t0, CP0_WATCHHI,\sel
  42         bgez    t0, wr_done
  43          nop
  44         .endm
  45
  46         .macro uhi_mips_exception
  47         move    k0, t9          # preserve t9 in k0
  48         move    k1, a0          # preserve a0 in k1
  49         li      t9, 15          # UHI exception operation
  50         li      a0, 0           # Use hard register context
  51         sdbbp   1               # Invoke UHI operation
  52         .endm
  53
  54         .macro setup_stack_gd
  55         li      t0, -16
  56         PTR_LI  t1, CONFIG_SYS_INIT_SP_ADDR
  57         and     sp, t1, t0              # force 16 byte alignment
  58         PTR_SUBU \
  59                 sp, sp, GD_SIZE         # reserve space for gd
  60         and     sp, sp, t0              # force 16 byte alignment
  61         move    k0, sp                  # save gd pointer
  62 #if CONFIG_VAL(SYS_MALLOC_F_LEN) && \
  63     !CONFIG_IS_ENABLED(INIT_STACK_WITHOUT_MALLOC_F)
  64         li      t2, CONFIG_VAL(SYS_MALLOC_F_LEN)
  65         PTR_SUBU \
  66                 sp, sp, t2              # reserve space for early malloc
  67         and     sp, sp, t0              # force 16 byte alignment
  68 #endif
  69         move    fp, sp
  70
  71         /* Clear gd */
  72         move    t0, k0
  73 1:
  74         PTR_S   zero, 0(t0)
  75         PTR_ADDIU t0, PTRSIZE
  76         blt     t0, t1, 1b
  77          nop
  78
  79 #if CONFIG_VAL(SYS_MALLOC_F_LEN) && \
  80     !CONFIG_IS_ENABLED(INIT_STACK_WITHOUT_MALLOC_F)
  81         PTR_S   sp, GD_MALLOC_BASE(k0)  # gd->malloc_base offset
  82 #endif
  83         .endm
  84
  85 ENTRY(_start)
  86         /* U-Boot entry point */
  87         b       reset
  88          mtc0   zero, CP0_COUNT # clear cp0 count for most accurate boot timing
  89
  90 #if defined(CONFIG_MIPS_INSERT_BOOT_CONFIG)
  91         /*
  92          * Store some board-specific boot configuration. This is used by some
  93          * MIPS systems like Malta.
  94          */
  95         .org 0x10
  96         .word CONFIG_MIPS_BOOT_CONFIG_WORD0
  97         .word CONFIG_MIPS_BOOT_CONFIG_WORD1
  98 #endif
  99
 100 #if defined(CONFIG_ROM_EXCEPTION_VECTORS)
 101         /*
 102          * Exception vector entry points. When running from ROM, an exception
 103          * cannot be handled. Halt execution and transfer control to debugger,
 104          * if one is attached.
 105          */
 106         .org 0x200
 107         /* TLB refill, 32 bit task */
 108         uhi_mips_exception
 109
 110         .org 0x280
 111         /* XTLB refill, 64 bit task */
 112         uhi_mips_exception
 113
 114         .org 0x300
 115         /* Cache error exception */
 116         uhi_mips_exception
 117
 118         .org 0x380
 119         /* General exception */
 120         uhi_mips_exception
 121
 122         .org 0x400
 123         /* Catch interrupt exceptions */
 124         uhi_mips_exception
 125
 126         .org 0x480
 127         /* EJTAG debug exception */
 128 1:      b       1b
 129          nop
 130
 131         .org 0x500
 132 #endif
 133
 134 reset:
 135 #if __mips_isa_rev >= 6
 136         mfc0    t0, CP0_CONFIG, 5
 137         and     t0, t0, MIPS_CONF5_VP
 138         beqz    t0, 1f
 139          nop
 140
 141         b       2f
 142          mfc0   t0, CP0_GLOBALNUMBER
 143 #endif
 144
 145 #ifdef CONFIG_ARCH_BMIPS
 146 1:      mfc0    t0, CP0_DIAGNOSTIC, 3
 147         and     t0, t0, (1 << 31)
 148 #else
 149 1:      mfc0    t0, CP0_EBASE
 150         and     t0, t0, EBASE_CPUNUM
 151 #endif
 152
 153         /* Hang if this isn't the first CPU in the system */
 154 2:      beqz    t0, 4f
 155          nop
 156 3:      wait
 157         b       3b
 158          nop
 159
 160         /* Init CP0 Status */
 161 4:      mfc0    t0, CP0_STATUS
 162         and     t0, ST0_IMPL
 163         or      t0, ST0_BEV | ST0_ERL | STATUS_SET
 164         mtc0    t0, CP0_STATUS
 165
 166         /*
 167          * Check whether CP0 Config1 is implemented. If not continue
 168          * with legacy Watch register initialization.
 169          */
 170         mfc0    t0, CP0_CONFIG
 171         bgez    t0, wr_legacy
 172          nop
 173
 174         /*
 175          * Check WR bit in CP0 Config1 to determine if Watch registers
 176          * are implemented.
 177          */
 178         mfc0    t0, CP0_CONFIG, 1
 179         andi    t0, (1 << 3)
 180         beqz    t0, wr_done
 181          nop
 182
 183         /* Clear Watch Status bits and disable watch exceptions */
 184         li      t1, 0x7         # Clear I, R and W conditions
 185         init_wr 0
 186         init_wr 1
 187         init_wr 2
 188         init_wr 3
 189         init_wr 4
 190         init_wr 5
 191         init_wr 6
 192         init_wr 7
 193         b       wr_done
 194          nop
 195
 196 wr_legacy:
 197         MTC0    zero, CP0_WATCHLO
 198         mtc0    zero, CP0_WATCHHI
 199
 200 wr_done:
 201         /* Clear WP, IV and SW interrupts */
 202         mtc0    zero, CP0_CAUSE
 203
 204         /* Clear timer interrupt (CP0_COUNT cleared on branch to 'reset') */
 205         mtc0    zero, CP0_COMPARE
 206
 207 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 208         mfc0    t0, CP0_CONFIG
 209         and     t0, t0, MIPS_CONF_IMPL
 210         or      t0, t0, CONF_CM_UNCACHED
 211         mtc0    t0, CP0_CONFIG
 212         ehb
 213 #endif
 214
 215 #ifdef CONFIG_MIPS_CM
 216         PTR_LA  t9, mips_cm_map
 217         jalr    t9
 218          nop
 219 #endif
 220
 221 #ifdef CONFIG_MIPS_INIT_STACK_IN_SRAM
 222 #ifdef CONFIG_MIPS_SRAM_INIT
 223         /* Initialize the SRAM first */
 224         PTR_LA  t9, mips_sram_init
 225         jalr    t9
 226          nop
 227 #endif
 228
 229         /* Set up initial stack and global data */
 230         setup_stack_gd
 231
 232 # ifdef CONFIG_DEBUG_UART
 233         /* Earliest point to set up debug uart */
 234         PTR_LA  t9, debug_uart_init
 235         jalr    t9
 236          nop
 237 # endif
 238 #endif
 239
 240 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 241 # ifdef CONFIG_SYS_MIPS_CACHE_INIT_RAM_LOAD
 242         /* Initialize any external memory */
 243         PTR_LA  t9, lowlevel_init
 244         jalr    t9
 245          nop
 246 # endif
 247
 248         /* Initialize caches... */
 249         PTR_LA  t9, mips_cache_reset
 250         jalr    t9
 251          nop
 252
 253 # ifndef CONFIG_SYS_MIPS_CACHE_INIT_RAM_LOAD
 254         /* Initialize any external memory */
 255         PTR_LA  t9, lowlevel_init
 256         jalr    t9
 257          nop
 258 # endif
 259 #endif
 260
 261 #ifndef CONFIG_MIPS_INIT_STACK_IN_SRAM
 262         /* Set up initial stack and global data */
 263         setup_stack_gd
 264
 265 # ifdef CONFIG_DEBUG_UART
 266         /* Earliest point to set up debug uart */
 267         PTR_LA  t9, debug_uart_init
 268         jalr    t9
 269          nop
 270 # endif
 271 #endif
 272
 273         move    a0, zero                # a0 <-- boot_flags = 0
 274         PTR_LA  t9, board_init_f
 275
 276         jr      t9
 277          move   ra, zero
 278
 279         END(_start)