arch/arm/mach-uniphier/dram/ddruqphy-regs.h

   1 /*
   2  * Copyright (C) 2016 Socionext Inc.
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 #ifndef _DDRUQPHY_REGS_H
   8 #define _DDRUQPHY_REGS_H
   9
  10 #include <linux/bitops.h>
  11
  12 #define PHY_REG_SHIFT                   2
  13 #define PHY_SLV_DLY_WIDTH               6
  14 #define PHY_BITLVL_DLY_WIDTH            6
  15 #define PHY_MAS_DLY_WIDTH               8
  16
  17 #define PHY_SCL_START                   (0x40 << (PHY_REG_SHIFT))
  18 #define   PHY_SCL_START_GO_DONE         BIT(28)
  19 #define PHY_SCL_DATA_0                  (0x41 << (PHY_REG_SHIFT))
  20 #define PHY_SCL_DATA_1                  (0x42 << (PHY_REG_SHIFT))
  21 #define PHY_SCL_LATENCY                 (0x43 << (PHY_REG_SHIFT))
  22 #define PHY_SCL_CONFIG_1                (0x46 << (PHY_REG_SHIFT))
  23 #define PHY_SCL_CONFIG_2                (0x47 << (PHY_REG_SHIFT))
  24 #define PHY_PAD_CTRL                    (0x48 << (PHY_REG_SHIFT))
  25 #define PHY_DLL_RECALIB                 (0x49 << (PHY_REG_SHIFT))
  26 #define   PHY_DLL_RECALIB_TRIM_MASK     GENMASK(PHY_SLV_DLY_WIDTH - 1, 0)
  27 #define   PHY_DLL_RECALIB_INCR          BIT(27)
  28 #define PHY_DLL_ADRCTRL                 (0x4A << (PHY_REG_SHIFT))
  29 #define   PHY_DLL_ADRCTRL_TRIM_MASK     GENMASK(PHY_SLV_DLY_WIDTH - 1, 0)
  30 #define   PHY_DLL_ADRCTRL_INCR          BIT(9)
  31 #define   PHY_DLL_ADRCTRL_MDL_SHIFT     24
  32 #define   PHY_DLL_ADRCTRL_MDL_MASK      (GENMASK(PHY_MAS_DLY_WIDTH - 1, 0) << \
  33                                                 PHY_DLL_ADRCTRL_MDL_SHIFT)
  34 #define PHY_LANE_SEL                    (0x4B << (PHY_REG_SHIFT))
  35 #define   PHY_LANE_SEL_LANE_SHIFT       0
  36 #define   PHY_LANE_SEL_LANE_WIDTH       8
  37 #define   PHY_LANE_SEL_BIT_SHIFT        8
  38 #define   PHY_LANE_SEL_BIT_WIDTH        4
  39 #define PHY_DLL_TRIM_1                  (0x4C << (PHY_REG_SHIFT))
  40 #define PHY_DLL_TRIM_2                  (0x4D << (PHY_REG_SHIFT))
  41 #define PHY_DLL_TRIM_3                  (0x4E << (PHY_REG_SHIFT))
  42 #define PHY_SCL_MAIN_CLK_DELTA          (0x50 << (PHY_REG_SHIFT))
  43 #define PHY_WRLVL_AUTOINC_TRIM          (0x53 << (PHY_REG_SHIFT))
  44 #define PHY_WRLVL_DYN_ODT               (0x54 << (PHY_REG_SHIFT))
  45 #define PHY_WRLVL_ON_OFF                (0x55 << (PHY_REG_SHIFT))
  46 #define PHY_UNQ_ANALOG_DLL_1            (0x57 << (PHY_REG_SHIFT))
  47 #define PHY_UNQ_ANALOG_DLL_2            (0x58 << (PHY_REG_SHIFT))
  48 #define PHY_DLL_INCR_TRIM_1             (0x59 << (PHY_REG_SHIFT))
  49 #define PHY_DLL_INCR_TRIM_3             (0x5A << (PHY_REG_SHIFT))
  50 #define PHY_SCL_CONFIG_3                (0x5B << (PHY_REG_SHIFT))
  51 #define PHY_UNIQUIFY_TSMC_IO_1          (0x5C << (PHY_REG_SHIFT))
  52 #define PHY_SCL_START_ADDR              (0x62 << (PHY_REG_SHIFT))
  53 #define PHY_IP_DQ_DQS_BITWISE_TRIM      (0x65 << (PHY_REG_SHIFT))
  54 #define   PHY_IP_DQ_DQS_BITWISE_TRIM_MASK       \
  55                                         GENMASK(PHY_BITLVL_DLY_WIDTH - 1, 0)
  56 #define   PHY_IP_DQ_DQS_BITWISE_TRIM_INC        \
  57                                         BIT(PHY_BITLVL_DLY_WIDTH)
  58 #define   PHY_IP_DQ_DQS_BITWISE_TRIM_OVERRIDE   \
  59                                         BIT(PHY_BITLVL_DLY_WIDTH + 1)
  60 #define PHY_DSCL_CNT                    (0x67 << (PHY_REG_SHIFT))
  61 #define PHY_OP_DQ_DM_DQS_BITWISE_TRIM   (0x68 << (PHY_REG_SHIFT))
  62 #define   PHY_OP_DQ_DM_DQS_BITWISE_TRIM_MASK    \
  63                                         GENMASK(PHY_BITLVL_DLY_WIDTH - 1, 0)
  64 #define   PHY_OP_DQ_DM_DQS_BITWISE_TRIM_INC     \
  65                                         BIT(PHY_BITLVL_DLY_WIDTH)
  66 #define   PHY_OP_DQ_DM_DQS_BITWISE_TRIM_OVERRIDE        \
  67                                         BIT(PHY_BITLVL_DLY_WIDTH + 1)
  68 #define PHY_DLL_TRIM_CLK                (0x69 << (PHY_REG_SHIFT))
  69 #define   PHY_DLL_TRIM_CLK_MASK         GENMASK(PHY_SLV_DLY_WIDTH, 0)
  70 #define   PHY_DLL_TRIM_CLK_INCR         BIT(PHY_SLV_DLY_WIDTH + 1)
  71 #define PHY_DYNAMIC_BIT_LVL             (0x6B << (PHY_REG_SHIFT))
  72 #define PHY_SCL_WINDOW_TRIM             (0x6D << (PHY_REG_SHIFT))
  73 #define PHY_DISABLE_GATING_FOR_SCL      (0x6E << (PHY_REG_SHIFT))
  74 #define PHY_SCL_CONFIG_4                (0x6F << (PHY_REG_SHIFT))
  75 #define PHY_DYNAMIC_WRITE_BIT_LVL       (0x70 << (PHY_REG_SHIFT))
  76 #define PHY_VREF_TRAINING               (0x72 << (PHY_REG_SHIFT))
  77 #define PHY_SCL_GATE_TIMING             (0x78 << (PHY_REG_SHIFT))
  78
  79 #endif /* _DDRUQPHY_REGS_H */