arch/arm/mach-tegra/tegra30/clock.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2010-2015
   4  * NVIDIA Corporation <www.nvidia.com>
   5  */
   6
   7 /* Tegra30 Clock control functions */
   8
   9 #include <common.h>
  10 #include <errno.h>
  11 #include <init.h>
  12 #include <log.h>
  13 #include <asm/io.h>
  14 #include <asm/arch/clock.h>
  15 #include <asm/arch/tegra.h>
  16 #include <asm/arch-tegra/clk_rst.h>
  17 #include <asm/arch-tegra/timer.h>
  18 #include <div64.h>
  19 #include <fdtdec.h>
  20 #include <linux/delay.h>
  21
  22 #include <dt-bindings/clock/tegra30-car.h>
  23
  24 /*
  25  * Clock types that we can use as a source. The Tegra30 has muxes for the
  26  * peripheral clocks, and in most cases there are four options for the clock
  27  * source. This gives us a clock 'type' and exploits what commonality exists
  28  * in the device.
  29  *
  30  * Letters are obvious, except for T which means CLK_M, and S which means the
  31  * clock derived from 32KHz. Beware that CLK_M (also called OSC in the
  32  * datasheet) and PLL_M are different things. The former is the basic
  33  * clock supplied to the SOC from an external oscillator. The latter is the
  34  * memory clock PLL.
  35  *
  36  * See definitions in clock_id in the header file.
  37  */
  38 enum clock_type_id {
  39         CLOCK_TYPE_AXPT,        /* PLL_A, PLL_X, PLL_P, CLK_M */
  40         CLOCK_TYPE_MCPA,        /* and so on */
  41         CLOCK_TYPE_MCPT,
  42         CLOCK_TYPE_PCM,
  43         CLOCK_TYPE_PCMT,
  44         CLOCK_TYPE_PCMT16,
  45         CLOCK_TYPE_PDCT,
  46         CLOCK_TYPE_ACPT,
  47         CLOCK_TYPE_ASPTE,
  48         CLOCK_TYPE_PMDACD2T,
  49         CLOCK_TYPE_PCST,
  50
  51         CLOCK_TYPE_COUNT,
  52         CLOCK_TYPE_NONE = -1,   /* invalid clock type */
  53 };
  54
  55 enum {
  56         CLOCK_MAX_MUX   = 8     /* number of source options for each clock */
  57 };
  58
  59 /*
  60  * Clock source mux for each clock type. This just converts our enum into
  61  * a list of mux sources for use by the code.
  62  *
  63  * Note:
  64  *  The extra column in each clock source array is used to store the mask
  65  *  bits in its register for the source.
  66  */
  67 #define CLK(x) CLOCK_ID_ ## x
  68 static enum clock_id clock_source[CLOCK_TYPE_COUNT][CLOCK_MAX_MUX+1] = {
  69         { CLK(AUDIO),   CLK(XCPU),      CLK(PERIPH),    CLK(OSC),
  70                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  71                 MASK_BITS_31_30},
  72         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(AUDIO),
  73                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  74                 MASK_BITS_31_30},
  75         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC),
  76                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  77                 MASK_BITS_31_30},
  78         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(NONE),
  79                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  80                 MASK_BITS_31_30},
  81         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(OSC),
  82                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  83                 MASK_BITS_31_30},
  84         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(OSC),
  85                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  86                 MASK_BITS_31_30},
  87         { CLK(PERIPH),  CLK(DISPLAY),   CLK(CGENERAL),  CLK(OSC),
  88                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  89                 MASK_BITS_31_30},
  90         { CLK(AUDIO),   CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC),
  91                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  92                 MASK_BITS_31_30},
  93         { CLK(AUDIO),   CLK(SFROM32KHZ),        CLK(PERIPH),   CLK(OSC),
  94                 CLK(EPCI),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  95                 MASK_BITS_31_29},
  96         { CLK(PERIPH),  CLK(MEMORY),    CLK(DISPLAY),   CLK(AUDIO),
  97                 CLK(CGENERAL),  CLK(DISPLAY2),  CLK(OSC),       CLK(NONE),
  98                 MASK_BITS_31_29},
  99         { CLK(PERIPH),  CLK(CGENERAL),  CLK(SFROM32KHZ), CLK(OSC),
 100                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 101                 MASK_BITS_31_28}
 102 };
 103
 104 /*
 105  * Clock type for each peripheral clock source. We put the name in each
 106  * record just so it is easy to match things up
 107  */
 108 #define TYPE(name, type) type
 109 static enum clock_type_id clock_periph_type[PERIPHC_COUNT] = {
 110         /* 0x00 */
 111         TYPE(PERIPHC_I2S1,      CLOCK_TYPE_AXPT),
 112         TYPE(PERIPHC_I2S2,      CLOCK_TYPE_AXPT),
 113         TYPE(PERIPHC_SPDIF_OUT, CLOCK_TYPE_AXPT),
 114         TYPE(PERIPHC_SPDIF_IN,  CLOCK_TYPE_PCM),
 115         TYPE(PERIPHC_PWM,       CLOCK_TYPE_PCST),  /* only PWM uses b29:28 */
 116         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 117         TYPE(PERIPHC_SBC2,      CLOCK_TYPE_PCMT),
 118         TYPE(PERIPHC_SBC3,      CLOCK_TYPE_PCMT),
 119
 120         /* 0x08 */
 121         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 122         TYPE(PERIPHC_I2C1,      CLOCK_TYPE_PCMT16),
 123         TYPE(PERIPHC_DVC_I2C,   CLOCK_TYPE_PCMT16),
 124         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 125         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 126         TYPE(PERIPHC_SBC1,      CLOCK_TYPE_PCMT),
 127         TYPE(PERIPHC_DISP1,     CLOCK_TYPE_PMDACD2T),
 128         TYPE(PERIPHC_DISP2,     CLOCK_TYPE_PMDACD2T),
 129
 130         /* 0x10 */
 131         TYPE(PERIPHC_CVE,       CLOCK_TYPE_PDCT),
 132         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 133         TYPE(PERIPHC_VI,        CLOCK_TYPE_MCPA),
 134         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 135         TYPE(PERIPHC_SDMMC1,    CLOCK_TYPE_PCMT),
 136         TYPE(PERIPHC_SDMMC2,    CLOCK_TYPE_PCMT),
 137         TYPE(PERIPHC_G3D,       CLOCK_TYPE_MCPA),
 138         TYPE(PERIPHC_G2D,       CLOCK_TYPE_MCPA),
 139
 140         /* 0x18 */
 141         TYPE(PERIPHC_NDFLASH,   CLOCK_TYPE_PCMT),
 142         TYPE(PERIPHC_SDMMC4,    CLOCK_TYPE_PCMT),
 143         TYPE(PERIPHC_VFIR,      CLOCK_TYPE_PCMT),
 144         TYPE(PERIPHC_EPP,       CLOCK_TYPE_MCPA),
 145         TYPE(PERIPHC_MPE,       CLOCK_TYPE_MCPA),
 146         TYPE(PERIPHC_MIPI,      CLOCK_TYPE_PCMT),       /* MIPI base-band HSI */
 147         TYPE(PERIPHC_UART1,     CLOCK_TYPE_PCMT),
 148         TYPE(PERIPHC_UART2,     CLOCK_TYPE_PCMT),
 149
 150         /* 0x20 */
 151         TYPE(PERIPHC_HOST1X,    CLOCK_TYPE_MCPA),
 152         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 153         TYPE(PERIPHC_TVO,       CLOCK_TYPE_PDCT),
 154         TYPE(PERIPHC_HDMI,      CLOCK_TYPE_PMDACD2T),
 155         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 156         TYPE(PERIPHC_TVDAC,     CLOCK_TYPE_PDCT),
 157         TYPE(PERIPHC_I2C2,      CLOCK_TYPE_PCMT16),
 158         TYPE(PERIPHC_EMC,       CLOCK_TYPE_MCPT),
 159
 160         /* 0x28 */
 161         TYPE(PERIPHC_UART3,     CLOCK_TYPE_PCMT),
 162         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 163         TYPE(PERIPHC_VI,        CLOCK_TYPE_MCPA),
 164         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 165         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 166         TYPE(PERIPHC_SBC4,      CLOCK_TYPE_PCMT),
 167         TYPE(PERIPHC_I2C3,      CLOCK_TYPE_PCMT16),
 168         TYPE(PERIPHC_SDMMC3,    CLOCK_TYPE_PCMT),
 169
 170         /* 0x30 */
 171         TYPE(PERIPHC_UART4,     CLOCK_TYPE_PCMT),
 172         TYPE(PERIPHC_UART5,     CLOCK_TYPE_PCMT),
 173         TYPE(PERIPHC_VDE,       CLOCK_TYPE_PCMT),
 174         TYPE(PERIPHC_OWR,       CLOCK_TYPE_PCMT),
 175         TYPE(PERIPHC_NOR,       CLOCK_TYPE_PCMT),
 176         TYPE(PERIPHC_CSITE,     CLOCK_TYPE_PCMT),
 177         TYPE(PERIPHC_I2S0,      CLOCK_TYPE_AXPT),
 178         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 179
 180         /* 0x38h */          /* Jumps to reg offset 0x3B0h - new for T30 */
 181         TYPE(PERIPHC_G3D2,      CLOCK_TYPE_MCPA),
 182         TYPE(PERIPHC_MSELECT,   CLOCK_TYPE_PCMT),
 183         TYPE(PERIPHC_TSENSOR,   CLOCK_TYPE_PCST),       /* s/b PCTS */
 184         TYPE(PERIPHC_I2S3,      CLOCK_TYPE_AXPT),
 185         TYPE(PERIPHC_I2S4,      CLOCK_TYPE_AXPT),
 186         TYPE(PERIPHC_I2C4,      CLOCK_TYPE_PCMT16),
 187         TYPE(PERIPHC_SBC5,      CLOCK_TYPE_PCMT),
 188         TYPE(PERIPHC_SBC6,      CLOCK_TYPE_PCMT),
 189
 190         /* 0x40 */
 191         TYPE(PERIPHC_AUDIO,     CLOCK_TYPE_ACPT),
 192         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 193         TYPE(PERIPHC_DAM0,      CLOCK_TYPE_ACPT),
 194         TYPE(PERIPHC_DAM1,      CLOCK_TYPE_ACPT),
 195         TYPE(PERIPHC_DAM2,      CLOCK_TYPE_ACPT),
 196         TYPE(PERIPHC_HDA2CODEC2X, CLOCK_TYPE_PCMT),
 197         TYPE(PERIPHC_ACTMON,    CLOCK_TYPE_PCST),       /* MASK 31:30 */
 198         TYPE(PERIPHC_EXTPERIPH1, CLOCK_TYPE_ASPTE),
 199
 200         /* 0x48 */
 201         TYPE(PERIPHC_EXTPERIPH2, CLOCK_TYPE_ASPTE),
 202         TYPE(PERIPHC_EXTPERIPH3, CLOCK_TYPE_ASPTE),
 203         TYPE(PERIPHC_NANDSPEED, CLOCK_TYPE_PCMT),
 204         TYPE(PERIPHC_I2CSLOW,   CLOCK_TYPE_PCST),       /* MASK 31:30 */
 205         TYPE(PERIPHC_SYS,       CLOCK_TYPE_NONE),
 206         TYPE(PERIPHC_SPEEDO,    CLOCK_TYPE_PCMT),
 207         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 208         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 209
 210         /* 0x50 */
 211         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 212         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 213         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 214         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 215         TYPE(PERIPHC_SATAOOB,   CLOCK_TYPE_PCMT),       /* offset 0x420h */
 216         TYPE(PERIPHC_SATA,      CLOCK_TYPE_PCMT),
 217         TYPE(PERIPHC_HDA,       CLOCK_TYPE_PCMT),
 218 };
 219
 220 /*
 221  * This array translates a periph_id to a periphc_internal_id
 222  *
 223  * Not present/matched up:
 224  *      uint vi_sensor;  _VI_SENSOR_0,          0x1A8
 225  *      SPDIF - which is both 0x08 and 0x0c
 226  *
 227  */
 228 #define NONE(name) (-1)
 229 #define OFFSET(name, value) PERIPHC_ ## name
 230 static s8 periph_id_to_internal_id[PERIPH_ID_COUNT] = {
 231         /* Low word: 31:0 */
 232         NONE(CPU),
 233         NONE(COP),
 234         NONE(TRIGSYS),
 235         NONE(RESERVED3),
 236         NONE(RESERVED4),
 237         NONE(TMR),
 238         PERIPHC_UART1,
 239         PERIPHC_UART2,  /* and vfir 0x68 */
 240
 241         /* 8 */
 242         NONE(GPIO),
 243         PERIPHC_SDMMC2,
 244         NONE(SPDIF),        /* 0x08 and 0x0c, unclear which to use */
 245         PERIPHC_I2S1,
 246         PERIPHC_I2C1,
 247         PERIPHC_NDFLASH,
 248         PERIPHC_SDMMC1,
 249         PERIPHC_SDMMC4,
 250
 251         /* 16 */
 252         NONE(RESERVED16),
 253         PERIPHC_PWM,
 254         PERIPHC_I2S2,
 255         PERIPHC_EPP,
 256         PERIPHC_VI,
 257         PERIPHC_G2D,
 258         NONE(USBD),
 259         NONE(ISP),
 260
 261         /* 24 */
 262         PERIPHC_G3D,
 263         NONE(RESERVED25),
 264         PERIPHC_DISP2,
 265         PERIPHC_DISP1,
 266         PERIPHC_HOST1X,
 267         NONE(VCP),
 268         PERIPHC_I2S0,
 269         NONE(CACHE2),
 270
 271         /* Middle word: 63:32 */
 272         NONE(MEM),
 273         NONE(AHBDMA),
 274         NONE(APBDMA),
 275         NONE(RESERVED35),
 276         NONE(RESERVED36),
 277         NONE(STAT_MON),
 278         NONE(RESERVED38),
 279         NONE(RESERVED39),
 280
 281         /* 40 */
 282         NONE(KFUSE),
 283         PERIPHC_SBC1,
 284         PERIPHC_NOR,
 285         NONE(RESERVED43),
 286         PERIPHC_SBC2,
 287         NONE(RESERVED45),
 288         PERIPHC_SBC3,
 289         PERIPHC_DVC_I2C,
 290
 291         /* 48 */
 292         NONE(DSI),
 293         PERIPHC_TVO,    /* also CVE 0x40 */
 294         PERIPHC_MIPI,
 295         PERIPHC_HDMI,
 296         NONE(CSI),
 297         PERIPHC_TVDAC,
 298         PERIPHC_I2C2,
 299         PERIPHC_UART3,
 300
 301         /* 56 */
 302         NONE(RESERVED56),
 303         PERIPHC_EMC,
 304         NONE(USB2),
 305         NONE(USB3),
 306         PERIPHC_MPE,
 307         PERIPHC_VDE,
 308         NONE(BSEA),
 309         NONE(BSEV),
 310
 311         /* Upper word 95:64 */
 312         PERIPHC_SPEEDO,
 313         PERIPHC_UART4,
 314         PERIPHC_UART5,
 315         PERIPHC_I2C3,
 316         PERIPHC_SBC4,
 317         PERIPHC_SDMMC3,
 318         NONE(PCIE),
 319         PERIPHC_OWR,
 320
 321         /* 72 */
 322         NONE(AFI),
 323         PERIPHC_CSITE,
 324         NONE(PCIEXCLK),
 325         NONE(AVPUCQ),
 326         NONE(RESERVED76),
 327         NONE(RESERVED77),
 328         NONE(RESERVED78),
 329         NONE(DTV),
 330
 331         /* 80 */
 332         PERIPHC_NANDSPEED,
 333         PERIPHC_I2CSLOW,
 334         NONE(DSIB),
 335         NONE(RESERVED83),
 336         NONE(IRAMA),
 337         NONE(IRAMB),
 338         NONE(IRAMC),
 339         NONE(IRAMD),
 340
 341         /* 88 */
 342         NONE(CRAM2),
 343         NONE(RESERVED89),
 344         NONE(MDOUBLER),
 345         NONE(RESERVED91),
 346         NONE(SUSOUT),
 347         NONE(RESERVED93),
 348         NONE(RESERVED94),
 349         NONE(RESERVED95),
 350
 351         /* V word: 31:0 */
 352         NONE(CPUG),
 353         NONE(CPULP),
 354         PERIPHC_G3D2,
 355         PERIPHC_MSELECT,
 356         PERIPHC_TSENSOR,
 357         PERIPHC_I2S3,
 358         PERIPHC_I2S4,
 359         PERIPHC_I2C4,
 360
 361         /* 08 */
 362         PERIPHC_SBC5,
 363         PERIPHC_SBC6,
 364         PERIPHC_AUDIO,
 365         NONE(APBIF),
 366         PERIPHC_DAM0,
 367         PERIPHC_DAM1,
 368         PERIPHC_DAM2,
 369         PERIPHC_HDA2CODEC2X,
 370
 371         /* 16 */
 372         NONE(ATOMICS),
 373         NONE(RESERVED17),
 374         NONE(RESERVED18),
 375         NONE(RESERVED19),
 376         NONE(RESERVED20),
 377         NONE(RESERVED21),
 378         NONE(RESERVED22),
 379         PERIPHC_ACTMON,
 380
 381         /* 24 */
 382         PERIPHC_EXTPERIPH1,
 383         PERIPHC_EXTPERIPH2,
 384         PERIPHC_EXTPERIPH3,
 385         NONE(RESERVED27),
 386         PERIPHC_SATA,
 387         PERIPHC_HDA,
 388         NONE(RESERVED30),
 389         NONE(RESERVED31),
 390
 391         /* W word: 31:0 */
 392         NONE(HDA2HDMICODEC),
 393         NONE(SATACOLD),
 394         NONE(RESERVED0_PCIERX0),
 395         NONE(RESERVED1_PCIERX1),
 396         NONE(RESERVED2_PCIERX2),
 397         NONE(RESERVED3_PCIERX3),
 398         NONE(RESERVED4_PCIERX4),
 399         NONE(RESERVED5_PCIERX5),
 400
 401         /* 40 */
 402         NONE(CEC),
 403         NONE(RESERVED6_PCIE2),
 404         NONE(RESERVED7_EMC),
 405         NONE(RESERVED8_HDMI),
 406         NONE(RESERVED9_SATA),
 407         NONE(RESERVED10_MIPI),
 408         NONE(EX_RESERVED46),
 409         NONE(EX_RESERVED47),
 410 };
 411
 412 /*
 413  * PLL divider shift/mask tables for all PLL IDs.
 414  */
 415 struct clk_pll_info tegra_pll_info_table[CLOCK_ID_PLL_COUNT] = {
 416         /*
 417          * T30: some deviations from T2x.
 418          * NOTE: If kcp_mask/kvco_mask == 0, they're not used in that PLL (PLLX, etc.)
 419          *       If lock_ena or lock_det are >31, they're not used in that PLL.
 420          */
 421
 422         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0x3FF,  .p_shift = 20, .p_mask = 0x0F,
 423           .lock_ena = 24, .lock_det = 27, .kcp_shift = 28, .kcp_mask = 3, .kvco_shift = 27, .kvco_mask = 1 },   /* PLLC */
 424         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0x3FF,  .p_shift = 0,  .p_mask = 0,
 425           .lock_ena = 0,  .lock_det = 27, .kcp_shift = 1, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLM */
 426         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x07,
 427           .lock_ena = 18, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLP */
 428         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x07,
 429           .lock_ena = 18, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLA */
 430         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x01,
 431           .lock_ena = 22, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLU */
 432         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x07,
 433           .lock_ena = 22, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLD */
 434         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0xFF,  .p_shift = 20, .p_mask = 0x0F,
 435           .lock_ena = 18, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 0, .kvco_mask = 0 },   /* PLLX */
 436         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0xFF,  .p_shift = 0,  .p_mask = 0,
 437           .lock_ena = 9,  .lock_det = 11, .kcp_shift = 6, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLE */
 438         { .m_shift = 0, .m_mask = 0x0F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x07,
 439           .lock_ena = 18, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLS (RESERVED) */
 440 };
 441
 442 /*
 443  * Get the oscillator frequency, from the corresponding hardware configuration
 444  * field. Note that T30+ supports 3 new higher freqs.
 445  */
 446 enum clock_osc_freq clock_get_osc_freq(void)
 447 {
 448         struct clk_rst_ctlr *clkrst =
 449                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 450         u32 reg;
 451
 452         reg = readl(&clkrst->crc_osc_ctrl);
 453         return (reg & OSC_FREQ_MASK) >> OSC_FREQ_SHIFT;
 454 }
 455
 456 /* Returns a pointer to the clock source register for a peripheral */
 457 u32 *get_periph_source_reg(enum periph_id periph_id)
 458 {
 459         struct clk_rst_ctlr *clkrst =
 460                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 461         enum periphc_internal_id internal_id;
 462
 463         /* Coresight is a special case */
 464         if (periph_id == PERIPH_ID_CSI)
 465                 return &clkrst->crc_clk_src[PERIPH_ID_CSI+1];
 466
 467         assert(periph_id >= PERIPH_ID_FIRST && periph_id < PERIPH_ID_COUNT);
 468         internal_id = periph_id_to_internal_id[periph_id];
 469         assert(internal_id != -1);
 470         if (internal_id >= PERIPHC_VW_FIRST) {
 471                 internal_id -= PERIPHC_VW_FIRST;
 472                 return &clkrst->crc_clk_src_vw[internal_id];
 473         } else
 474                 return &clkrst->crc_clk_src[internal_id];
 475 }
 476
 477 int get_periph_clock_info(enum periph_id periph_id, int *mux_bits,
 478                           int *divider_bits, int *type)
 479 {
 480         enum periphc_internal_id internal_id;
 481
 482         if (!clock_periph_id_isvalid(periph_id))
 483                 return -1;
 484
 485         internal_id = periph_id_to_internal_id[periph_id];
 486         if (!periphc_internal_id_isvalid(internal_id))
 487                 return -1;
 488
 489         *type = clock_periph_type[internal_id];
 490         if (!clock_type_id_isvalid(*type))
 491                 return -1;
 492
 493         *mux_bits = clock_source[*type][CLOCK_MAX_MUX];
 494
 495         if (*type == CLOCK_TYPE_PCMT16)
 496                 *divider_bits = 16;
 497         else
 498                 *divider_bits = 8;
 499
 500         return 0;
 501 }
 502
 503 enum clock_id get_periph_clock_id(enum periph_id periph_id, int source)
 504 {
 505         enum periphc_internal_id internal_id;
 506         int type;
 507
 508         if (!clock_periph_id_isvalid(periph_id))
 509                 return CLOCK_ID_NONE;
 510
 511         internal_id = periph_id_to_internal_id[periph_id];
 512         if (!periphc_internal_id_isvalid(internal_id))
 513                 return CLOCK_ID_NONE;
 514
 515         type = clock_periph_type[internal_id];
 516         if (!clock_type_id_isvalid(type))
 517                 return CLOCK_ID_NONE;
 518
 519         return clock_source[type][source];
 520 }
 521
 522 /**
 523  * Given a peripheral ID and the required source clock, this returns which
 524  * value should be programmed into the source mux for that peripheral.
 525  *
 526  * There is special code here to handle the one source type with 5 sources.
 527  *
 528  * @param periph_id     peripheral to start
 529  * @param source        PLL id of required parent clock
 530  * @param mux_bits      Set to number of bits in mux register: 2 or 4
 531  * @param divider_bits  Set to number of divider bits (8 or 16)
 532  * Return: mux value (0-4, or -1 if not found)
 533  */
 534 int get_periph_clock_source(enum periph_id periph_id,
 535         enum clock_id parent, int *mux_bits, int *divider_bits)
 536 {
 537         enum clock_type_id type;
 538         int mux, err;
 539
 540         err = get_periph_clock_info(periph_id, mux_bits, divider_bits, &type);
 541         assert(!err);
 542
 543         for (mux = 0; mux < CLOCK_MAX_MUX; mux++)
 544                 if (clock_source[type][mux] == parent)
 545                         return mux;
 546
 547         /* if we get here, either us or the caller has made a mistake */
 548         printf("Caller requested bad clock: periph=%d, parent=%d\n", periph_id,
 549                 parent);
 550         return -1;
 551 }
 552
 553 void clock_set_enable(enum periph_id periph_id, int enable)
 554 {
 555         struct clk_rst_ctlr *clkrst =
 556                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 557         u32 *clk;
 558         u32 reg;
 559
 560         /* Enable/disable the clock to this peripheral */
 561         assert(clock_periph_id_isvalid(periph_id));
 562         if ((int)periph_id < (int)PERIPH_ID_VW_FIRST)
 563                 clk = &clkrst->crc_clk_out_enb[PERIPH_REG(periph_id)];
 564         else
 565                 clk = &clkrst->crc_clk_out_enb_vw[PERIPH_REG(periph_id)];
 566         reg = readl(clk);
 567         if (enable)
 568                 reg |= PERIPH_MASK(periph_id);
 569         else
 570                 reg &= ~PERIPH_MASK(periph_id);
 571         writel(reg, clk);
 572 }
 573
 574 void reset_set_enable(enum periph_id periph_id, int enable)
 575 {
 576         struct clk_rst_ctlr *clkrst =
 577                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 578         u32 *reset;
 579         u32 reg;
 580
 581         /* Enable/disable reset to the peripheral */
 582         assert(clock_periph_id_isvalid(periph_id));
 583         if (periph_id < PERIPH_ID_VW_FIRST)
 584                 reset = &clkrst->crc_rst_dev[PERIPH_REG(periph_id)];
 585         else
 586                 reset = &clkrst->crc_rst_dev_vw[PERIPH_REG(periph_id)];
 587         reg = readl(reset);
 588         if (enable)
 589                 reg |= PERIPH_MASK(periph_id);
 590         else
 591                 reg &= ~PERIPH_MASK(periph_id);
 592         writel(reg, reset);
 593 }
 594
 595 #if CONFIG_IS_ENABLED(OF_CONTROL)
 596 /*
 597  * Convert a device tree clock ID to our peripheral ID. They are mostly
 598  * the same but we are very cautious so we check that a valid clock ID is
 599  * provided.
 600  *
 601  * @param clk_id        Clock ID according to tegra30 device tree binding
 602  * Return: peripheral ID, or PERIPH_ID_NONE if the clock ID is invalid
 603  */
 604 enum periph_id clk_id_to_periph_id(int clk_id)
 605 {
 606         if (clk_id > PERIPH_ID_COUNT)
 607                 return PERIPH_ID_NONE;
 608
 609         switch (clk_id) {
 610         case PERIPH_ID_RESERVED3:
 611         case PERIPH_ID_RESERVED4:
 612         case PERIPH_ID_RESERVED16:
 613         case PERIPH_ID_RESERVED24:
 614         case PERIPH_ID_RESERVED35:
 615         case PERIPH_ID_RESERVED43:
 616         case PERIPH_ID_RESERVED45:
 617         case PERIPH_ID_RESERVED56:
 618         case PERIPH_ID_PCIEXCLK:
 619         case PERIPH_ID_RESERVED76:
 620         case PERIPH_ID_RESERVED77:
 621         case PERIPH_ID_RESERVED78:
 622         case PERIPH_ID_RESERVED83:
 623         case PERIPH_ID_RESERVED89:
 624         case PERIPH_ID_RESERVED91:
 625         case PERIPH_ID_RESERVED93:
 626         case PERIPH_ID_RESERVED94:
 627         case PERIPH_ID_RESERVED95:
 628                 return PERIPH_ID_NONE;
 629         default:
 630                 return clk_id;
 631         }
 632 }
 633
 634 /*
 635  * Convert a device tree clock ID to our PLL ID.
 636  *
 637  * @param clk_id        Clock ID according to tegra30 device tree binding
 638  * Return: clock ID, or CLOCK_ID_NONE if the clock ID is invalid
 639  */
 640 enum clock_id clk_id_to_pll_id(int clk_id)
 641 {
 642         switch (clk_id) {
 643         case TEGRA30_CLK_PLL_C:
 644                 return CLOCK_ID_CGENERAL;
 645         case TEGRA30_CLK_PLL_M:
 646                 return CLOCK_ID_MEMORY;
 647         case TEGRA30_CLK_PLL_P:
 648                 return CLOCK_ID_PERIPH;
 649         case TEGRA30_CLK_PLL_A:
 650                 return CLOCK_ID_AUDIO;
 651         case TEGRA30_CLK_PLL_U:
 652                 return CLOCK_ID_USB;
 653         case TEGRA30_CLK_PLL_D:
 654         case TEGRA30_CLK_PLL_D_OUT0:
 655                 return CLOCK_ID_DISPLAY;
 656         case TEGRA30_CLK_PLL_X:
 657                 return CLOCK_ID_XCPU;
 658         case TEGRA30_CLK_PLL_E:
 659                 return CLOCK_ID_EPCI;
 660         case TEGRA30_CLK_CLK_32K:
 661                 return CLOCK_ID_32KHZ;
 662         case TEGRA30_CLK_CLK_M:
 663                 return CLOCK_ID_CLK_M;
 664         default:
 665                 return CLOCK_ID_NONE;
 666         }
 667 }
 668 #endif /* CONFIG_IS_ENABLED(OF_CONTROL) */
 669
 670 void clock_early_init(void)
 671 {
 672         struct clk_rst_ctlr *clkrst =
 673                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 674         struct clk_pll_info *pllinfo;
 675         u32 data;
 676
 677         tegra30_set_up_pllp();
 678
 679         /*
 680          * PLLD output frequency set to 925Mhz
 681          */
 682         switch (clock_get_osc_freq()) {
 683         case CLOCK_OSC_FREQ_12_0: /* OSC is 12Mhz */
 684         case CLOCK_OSC_FREQ_48_0: /* OSC is 48Mhz */
 685                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 12, 0, 12);
 686                 break;
 687
 688         case CLOCK_OSC_FREQ_26_0: /* OSC is 26Mhz */
 689                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 26, 0, 12);
 690                 break;
 691
 692         case CLOCK_OSC_FREQ_13_0: /* OSC is 13Mhz */
 693         case CLOCK_OSC_FREQ_16_8: /* OSC is 16.8Mhz */
 694                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 13, 0, 12);
 695                 break;
 696
 697         case CLOCK_OSC_FREQ_19_2:
 698         case CLOCK_OSC_FREQ_38_4:
 699         default:
 700                 /*
 701                  * These are not supported. It is too early to print a
 702                  * message and the UART likely won't work anyway due to the
 703                  * oscillator being wrong.
 704                  */
 705                 break;
 706         }
 707
 708         /* PLLD_MISC: Set CLKENABLE, CPCON 12, LFCON 1, and enable lock */
 709         pllinfo = &tegra_pll_info_table[CLOCK_ID_DISPLAY];
 710         data = (12 << pllinfo->kcp_shift) | (1 << pllinfo->kvco_shift);
 711         data |= (1 << PLLD_CLKENABLE) | (1 << pllinfo->lock_ena);
 712         writel(data, &clkrst->crc_pll[CLOCK_ID_DISPLAY].pll_misc);
 713         udelay(2);
 714 }
 715
 716 void arch_timer_init(void)
 717 {
 718 }
 719
 720 #define PMC_SATA_PWRGT 0x1ac
 721 #define  PMC_SATA_PWRGT_PLLE_IDDQ_OVERRIDE (1 << 5)
 722 #define  PMC_SATA_PWRGT_PLLE_IDDQ_SWCTL (1 << 4)
 723
 724 #define PLLE_SS_CNTL 0x68
 725 #define  PLLE_SS_CNTL_SSCINCINTRV(x) (((x) & 0x3f) << 24)
 726 #define  PLLE_SS_CNTL_SSCINC(x) (((x) & 0xff) << 16)
 727 #define  PLLE_SS_CNTL_SSCBYP (1 << 12)
 728 #define  PLLE_SS_CNTL_INTERP_RESET (1 << 11)
 729 #define  PLLE_SS_CNTL_BYPASS_SS (1 << 10)
 730 #define  PLLE_SS_CNTL_SSCMAX(x) (((x) & 0x1ff) << 0)
 731
 732 #define PLLE_BASE 0x0e8
 733 #define  PLLE_BASE_ENABLE_CML (1 << 31)
 734 #define  PLLE_BASE_ENABLE (1 << 30)
 735 #define  PLLE_BASE_PLDIV_CML(x) (((x) & 0xf) << 24)
 736 #define  PLLE_BASE_PLDIV(x) (((x) & 0x3f) << 16)
 737 #define  PLLE_BASE_NDIV(x) (((x) & 0xff) << 8)
 738 #define  PLLE_BASE_MDIV(x) (((x) & 0xff) << 0)
 739
 740 #define PLLE_MISC 0x0ec
 741 #define  PLLE_MISC_SETUP_BASE(x) (((x) & 0xffff) << 16)
 742 #define  PLLE_MISC_PLL_READY (1 << 15)
 743 #define  PLLE_MISC_LOCK (1 << 11)
 744 #define  PLLE_MISC_LOCK_ENABLE (1 << 9)
 745 #define  PLLE_MISC_SETUP_EXT(x) (((x) & 0x3) << 2)
 746
 747 static int tegra_plle_train(void)
 748 {
 749         unsigned int timeout = 2000;
 750         unsigned long value;
 751
 752         value = readl(NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 753         value |= PMC_SATA_PWRGT_PLLE_IDDQ_OVERRIDE;
 754         writel(value, NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 755
 756         value = readl(NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 757         value |= PMC_SATA_PWRGT_PLLE_IDDQ_SWCTL;
 758         writel(value, NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 759
 760         value = readl(NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 761         value &= ~PMC_SATA_PWRGT_PLLE_IDDQ_OVERRIDE;
 762         writel(value, NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 763
 764         do {
 765                 value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 766                 if (value & PLLE_MISC_PLL_READY)
 767                         break;
 768
 769                 udelay(100);
 770         } while (--timeout);
 771
 772         if (timeout == 0) {
 773                 pr_err("timeout waiting for PLLE to become ready");
 774                 return -ETIMEDOUT;
 775         }
 776
 777         return 0;
 778 }
 779
 780 int tegra_plle_enable(void)
 781 {
 782         unsigned int cpcon = 11, p = 18, n = 150, m = 1, timeout = 1000;
 783         u32 value;
 784         int err;
 785
 786         /* disable PLLE clock */
 787         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
 788         value &= ~PLLE_BASE_ENABLE_CML;
 789         value &= ~PLLE_BASE_ENABLE;
 790         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
 791
 792         /* clear lock enable and setup field */
 793         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 794         value &= ~PLLE_MISC_LOCK_ENABLE;
 795         value &= ~PLLE_MISC_SETUP_BASE(0xffff);
 796         value &= ~PLLE_MISC_SETUP_EXT(0x3);
 797         writel(value, NV_PA_CLK_RST_BASE + PLLE_MISC);
 798
 799         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 800         if ((value & PLLE_MISC_PLL_READY) == 0) {
 801                 err = tegra_plle_train();
 802                 if (err < 0) {
 803                         pr_err("failed to train PLLE: %d", err);
 804                         return err;
 805                 }
 806         }
 807
 808         /* configure PLLE */
 809         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
 810
 811         value &= ~PLLE_BASE_PLDIV_CML(0x0f);
 812         value |= PLLE_BASE_PLDIV_CML(cpcon);
 813
 814         value &= ~PLLE_BASE_PLDIV(0x3f);
 815         value |= PLLE_BASE_PLDIV(p);
 816
 817         value &= ~PLLE_BASE_NDIV(0xff);
 818         value |= PLLE_BASE_NDIV(n);
 819
 820         value &= ~PLLE_BASE_MDIV(0xff);
 821         value |= PLLE_BASE_MDIV(m);
 822
 823         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
 824
 825         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 826         value |= PLLE_MISC_SETUP_BASE(0x7);
 827         value |= PLLE_MISC_LOCK_ENABLE;
 828         value |= PLLE_MISC_SETUP_EXT(0);
 829         writel(value, NV_PA_CLK_RST_BASE + PLLE_MISC);
 830
 831         value = readl(NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
 832         value |= PLLE_SS_CNTL_SSCBYP | PLLE_SS_CNTL_INTERP_RESET |
 833                  PLLE_SS_CNTL_BYPASS_SS;
 834         writel(value, NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
 835
 836         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
 837         value |= PLLE_BASE_ENABLE_CML | PLLE_BASE_ENABLE;
 838         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
 839
 840         do {
 841                 value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 842                 if (value & PLLE_MISC_LOCK)
 843                         break;
 844
 845                 udelay(2);
 846         } while (--timeout);
 847
 848         if (timeout == 0) {
 849                 pr_err("timeout waiting for PLLE to lock");
 850                 return -ETIMEDOUT;
 851         }
 852
 853         udelay(50);
 854
 855         value = readl(NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
 856         value &= ~PLLE_SS_CNTL_SSCINCINTRV(0x3f);
 857         value |= PLLE_SS_CNTL_SSCINCINTRV(0x18);
 858
 859         value &= ~PLLE_SS_CNTL_SSCINC(0xff);
 860         value |= PLLE_SS_CNTL_SSCINC(0x01);
 861
 862         value &= ~PLLE_SS_CNTL_SSCBYP;
 863         value &= ~PLLE_SS_CNTL_INTERP_RESET;
 864         value &= ~PLLE_SS_CNTL_BYPASS_SS;
 865
 866         value &= ~PLLE_SS_CNTL_SSCMAX(0x1ff);
 867         value |= PLLE_SS_CNTL_SSCMAX(0x24);
 868         writel(value, NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
 869
 870         return 0;
 871 }
 872
 873 struct periph_clk_init periph_clk_init_table[] = {
 874         { PERIPH_ID_SBC1, CLOCK_ID_PERIPH },
 875         { PERIPH_ID_SBC2, CLOCK_ID_PERIPH },
 876         { PERIPH_ID_SBC3, CLOCK_ID_PERIPH },
 877         { PERIPH_ID_SBC4, CLOCK_ID_PERIPH },
 878         { PERIPH_ID_SBC5, CLOCK_ID_PERIPH },
 879         { PERIPH_ID_SBC6, CLOCK_ID_PERIPH },
 880         { PERIPH_ID_HOST1X, CLOCK_ID_CGENERAL },
 881         { PERIPH_ID_DISP1, CLOCK_ID_PERIPH },
 882         { PERIPH_ID_NDFLASH, CLOCK_ID_PERIPH },
 883         { PERIPH_ID_SDMMC1, CLOCK_ID_PERIPH },
 884         { PERIPH_ID_SDMMC2, CLOCK_ID_PERIPH },
 885         { PERIPH_ID_SDMMC3, CLOCK_ID_PERIPH },
 886         { PERIPH_ID_SDMMC4, CLOCK_ID_PERIPH },
 887         { PERIPH_ID_PWM, CLOCK_ID_PERIPH },
 888         { PERIPH_ID_DVC_I2C, CLOCK_ID_PERIPH },
 889         { PERIPH_ID_I2C1, CLOCK_ID_PERIPH },
 890         { PERIPH_ID_I2C2, CLOCK_ID_PERIPH },
 891         { PERIPH_ID_I2C3, CLOCK_ID_PERIPH },
 892         { PERIPH_ID_I2C4, CLOCK_ID_PERIPH },
 893         { -1, },
 894 };