arch/arm/mach-sunxi/board.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2012 Henrik Nordstrom <henrik@henriknordstrom.net>
   4  *
   5  * (C) Copyright 2007-2011
   6  * Allwinner Technology Co., Ltd. <www.allwinnertech.com>
   7  * Tom Cubie <tangliang@allwinnertech.com>
   8  *
   9  * Some init for sunxi platform.
  10  */
  11
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <init.h>
  15 #include <mmc.h>
  16 #include <i2c.h>
  17 #include <serial.h>
  18 #include <spl.h>
  19 #include <asm/cache.h>
  20 #include <asm/gpio.h>
  21 #include <asm/io.h>
  22 #include <asm/arch/clock.h>
  23 #include <asm/arch/gpio.h>
  24 #include <asm/arch/spl.h>
  25 #include <asm/arch/sys_proto.h>
  26 #include <asm/arch/timer.h>
  27 #include <asm/arch/tzpc.h>
  28 #include <asm/arch/mmc.h>
  29
  30 #include <linux/compiler.h>
  31
  32 struct fel_stash {
  33         uint32_t sp;
  34         uint32_t lr;
  35         uint32_t cpsr;
  36         uint32_t sctlr;
  37         uint32_t vbar;
  38         uint32_t cr;
  39 };
  40
  41 struct fel_stash fel_stash __attribute__((section(".data")));
  42
  43 #ifdef CONFIG_ARM64
  44 #include <asm/armv8/mmu.h>
  45
  46 static struct mm_region sunxi_mem_map[] = {
  47         {
  48                 /* SRAM, MMIO regions */
  49                 .virt = 0x0UL,
  50                 .phys = 0x0UL,
  51                 .size = 0x40000000UL,
  52                 .attrs = PTE_BLOCK_MEMTYPE(MT_DEVICE_NGNRNE) |
  53                          PTE_BLOCK_NON_SHARE
  54         }, {
  55                 /* RAM */
  56                 .virt = 0x40000000UL,
  57                 .phys = 0x40000000UL,
  58                 .size = 0xC0000000UL,
  59                 .attrs = PTE_BLOCK_MEMTYPE(MT_NORMAL) |
  60                          PTE_BLOCK_INNER_SHARE
  61         }, {
  62                 /* List terminator */
  63                 0,
  64         }
  65 };
  66 struct mm_region *mem_map = sunxi_mem_map;
  67 #endif
  68
  69 static int gpio_init(void)
  70 {
  71         __maybe_unused uint val;
  72 #if CONFIG_CONS_INDEX == 1 && defined(CONFIG_UART0_PORT_F)
  73 #if defined(CONFIG_MACH_SUN4I) || \
  74     defined(CONFIG_MACH_SUN7I) || \
  75     defined(CONFIG_MACH_SUN8I_R40)
  76         /* disable GPB22,23 as uart0 tx,rx to avoid conflict */
  77         sunxi_gpio_set_cfgpin(SUNXI_GPB(22), SUNXI_GPIO_INPUT);
  78         sunxi_gpio_set_cfgpin(SUNXI_GPB(23), SUNXI_GPIO_INPUT);
  79 #endif
  80 #if defined(CONFIG_MACH_SUN8I) && !defined(CONFIG_MACH_SUN8I_R40)
  81         sunxi_gpio_set_cfgpin(SUNXI_GPF(2), SUN8I_GPF_UART0);
  82         sunxi_gpio_set_cfgpin(SUNXI_GPF(4), SUN8I_GPF_UART0);
  83 #else
  84         sunxi_gpio_set_cfgpin(SUNXI_GPF(2), SUNXI_GPF_UART0);
  85         sunxi_gpio_set_cfgpin(SUNXI_GPF(4), SUNXI_GPF_UART0);
  86 #endif
  87         sunxi_gpio_set_pull(SUNXI_GPF(4), 1);
  88 #elif CONFIG_CONS_INDEX == 1 && (defined(CONFIG_MACH_SUN4I) || \
  89                                  defined(CONFIG_MACH_SUN7I) || \
  90                                  defined(CONFIG_MACH_SUN8I_R40))
  91         sunxi_gpio_set_cfgpin(SUNXI_GPB(22), SUN4I_GPB_UART0);
  92         sunxi_gpio_set_cfgpin(SUNXI_GPB(23), SUN4I_GPB_UART0);
  93         sunxi_gpio_set_pull(SUNXI_GPB(23), SUNXI_GPIO_PULL_UP);
  94 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN5I)
  95         sunxi_gpio_set_cfgpin(SUNXI_GPB(19), SUN5I_GPB_UART0);
  96         sunxi_gpio_set_cfgpin(SUNXI_GPB(20), SUN5I_GPB_UART0);
  97         sunxi_gpio_set_pull(SUNXI_GPB(20), SUNXI_GPIO_PULL_UP);
  98 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN6I)
  99         sunxi_gpio_set_cfgpin(SUNXI_GPH(20), SUN6I_GPH_UART0);
 100         sunxi_gpio_set_cfgpin(SUNXI_GPH(21), SUN6I_GPH_UART0);
 101         sunxi_gpio_set_pull(SUNXI_GPH(21), SUNXI_GPIO_PULL_UP);
 102 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_A33)
 103         sunxi_gpio_set_cfgpin(SUNXI_GPB(0), SUN8I_A33_GPB_UART0);
 104         sunxi_gpio_set_cfgpin(SUNXI_GPB(1), SUN8I_A33_GPB_UART0);
 105         sunxi_gpio_set_pull(SUNXI_GPB(1), SUNXI_GPIO_PULL_UP);
 106 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUNXI_H3_H5)
 107         sunxi_gpio_set_cfgpin(SUNXI_GPA(4), SUN8I_H3_GPA_UART0);
 108         sunxi_gpio_set_cfgpin(SUNXI_GPA(5), SUN8I_H3_GPA_UART0);
 109         sunxi_gpio_set_pull(SUNXI_GPA(5), SUNXI_GPIO_PULL_UP);
 110 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN50I)
 111         sunxi_gpio_set_cfgpin(SUNXI_GPB(8), SUN50I_GPB_UART0);
 112         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN50I_GPB_UART0);
 113         sunxi_gpio_set_pull(SUNXI_GPB(9), SUNXI_GPIO_PULL_UP);
 114 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN50I_H6)
 115         sunxi_gpio_set_cfgpin(SUNXI_GPH(0), SUN50I_H6_GPH_UART0);
 116         sunxi_gpio_set_cfgpin(SUNXI_GPH(1), SUN50I_H6_GPH_UART0);
 117         sunxi_gpio_set_pull(SUNXI_GPH(1), SUNXI_GPIO_PULL_UP);
 118 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_A83T)
 119         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN8I_A83T_GPB_UART0);
 120         sunxi_gpio_set_cfgpin(SUNXI_GPB(10), SUN8I_A83T_GPB_UART0);
 121         sunxi_gpio_set_pull(SUNXI_GPB(10), SUNXI_GPIO_PULL_UP);
 122 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_V3S)
 123         sunxi_gpio_set_cfgpin(SUNXI_GPB(8), SUN8I_V3S_GPB_UART0);
 124         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN8I_V3S_GPB_UART0);
 125         sunxi_gpio_set_pull(SUNXI_GPB(9), SUNXI_GPIO_PULL_UP);
 126 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN9I)
 127         sunxi_gpio_set_cfgpin(SUNXI_GPH(12), SUN9I_GPH_UART0);
 128         sunxi_gpio_set_cfgpin(SUNXI_GPH(13), SUN9I_GPH_UART0);
 129         sunxi_gpio_set_pull(SUNXI_GPH(13), SUNXI_GPIO_PULL_UP);
 130 #elif CONFIG_CONS_INDEX == 2 && defined(CONFIG_MACH_SUN5I)
 131         sunxi_gpio_set_cfgpin(SUNXI_GPG(3), SUN5I_GPG_UART1);
 132         sunxi_gpio_set_cfgpin(SUNXI_GPG(4), SUN5I_GPG_UART1);
 133         sunxi_gpio_set_pull(SUNXI_GPG(4), SUNXI_GPIO_PULL_UP);
 134 #elif CONFIG_CONS_INDEX == 3 && defined(CONFIG_MACH_SUN8I)
 135         sunxi_gpio_set_cfgpin(SUNXI_GPB(0), SUN8I_GPB_UART2);
 136         sunxi_gpio_set_cfgpin(SUNXI_GPB(1), SUN8I_GPB_UART2);
 137         sunxi_gpio_set_pull(SUNXI_GPB(1), SUNXI_GPIO_PULL_UP);
 138 #elif CONFIG_CONS_INDEX == 5 && defined(CONFIG_MACH_SUN8I)
 139         sunxi_gpio_set_cfgpin(SUNXI_GPL(2), SUN8I_GPL_R_UART);
 140         sunxi_gpio_set_cfgpin(SUNXI_GPL(3), SUN8I_GPL_R_UART);
 141         sunxi_gpio_set_pull(SUNXI_GPL(3), SUNXI_GPIO_PULL_UP);
 142 #else
 143 #error Unsupported console port number. Please fix pin mux settings in board.c
 144 #endif
 145
 146 #ifdef CONFIG_MACH_SUN50I_H6
 147         /* Update PIO power bias configuration by copy hardware detected value */
 148         val = readl(SUNXI_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_VAL);
 149         writel(val, SUNXI_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_SEL);
 150         val = readl(SUNXI_R_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_VAL);
 151         writel(val, SUNXI_R_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_SEL);
 152 #endif
 153
 154         return 0;
 155 }
 156
 157 #if defined(CONFIG_SPL_BOARD_LOAD_IMAGE) && defined(CONFIG_SPL_BUILD)
 158 static int spl_board_load_image(struct spl_image_info *spl_image,
 159                                 struct spl_boot_device *bootdev)
 160 {
 161         debug("Returning to FEL sp=%x, lr=%x\n", fel_stash.sp, fel_stash.lr);
 162         return_to_fel(fel_stash.sp, fel_stash.lr);
 163
 164         return 0;
 165 }
 166 SPL_LOAD_IMAGE_METHOD("FEL", 0, BOOT_DEVICE_BOARD, spl_board_load_image);
 167 #endif
 168
 169 void s_init(void)
 170 {
 171         /*
 172          * Undocumented magic taken from boot0, without this DRAM
 173          * access gets messed up (seems cache related).
 174          * The boot0 sources describe this as: "config ema for cache sram"
 175          */
 176 #if defined CONFIG_MACH_SUN6I
 177         setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0x1800);
 178 #elif defined CONFIG_MACH_SUN8I
 179         __maybe_unused uint version;
 180
 181         /* Unlock sram version info reg, read it, relock */
 182         setbits_le32(SUNXI_SRAMC_BASE + 0x24, (1 << 15));
 183         version = readl(SUNXI_SRAMC_BASE + 0x24) >> 16;
 184         clrbits_le32(SUNXI_SRAMC_BASE + 0x24, (1 << 15));
 185
 186         /*
 187          * Ideally this would be a switch case, but we do not know exactly
 188          * which versions there are and which version needs which settings,
 189          * so reproduce the per SoC code from the BSP.
 190          */
 191 #if defined CONFIG_MACH_SUN8I_A23
 192         if (version == 0x1650)
 193                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0x1800);
 194         else /* 0x1661 ? */
 195                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0xc0);
 196 #elif defined CONFIG_MACH_SUN8I_A33
 197         if (version != 0x1667)
 198                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0xc0);
 199 #endif
 200         /* A83T BSP never modifies SUNXI_SRAMC_BASE + 0x44 */
 201         /* No H3 BSP, boot0 seems to not modify SUNXI_SRAMC_BASE + 0x44 */
 202 #endif
 203
 204 #if !defined(CONFIG_ARM_CORTEX_CPU_IS_UP) && !defined(CONFIG_ARM64)
 205         /* Enable SMP mode for CPU0, by setting bit 6 of Auxiliary Ctl reg */
 206         asm volatile(
 207                 "mrc p15, 0, r0, c1, c0, 1\n"
 208                 "orr r0, r0, #1 << 6\n"
 209                 "mcr p15, 0, r0, c1, c0, 1\n"
 210                 ::: "r0");
 211 #endif
 212 #if defined CONFIG_MACH_SUN6I || defined CONFIG_MACH_SUN8I_H3
 213         /* Enable non-secure access to some peripherals */
 214         tzpc_init();
 215 #endif
 216
 217         clock_init();
 218         timer_init();
 219         gpio_init();
 220 #ifndef CONFIG_DM_I2C
 221         i2c_init_board();
 222 #endif
 223         eth_init_board();
 224 }
 225
 226 #define SUNXI_INVALID_BOOT_SOURCE       -1
 227
 228 static int sunxi_get_boot_source(void)
 229 {
 230         if (!is_boot0_magic(SPL_ADDR + 4)) /* eGON.BT0 */
 231                 return SUNXI_INVALID_BOOT_SOURCE;
 232
 233         return readb(SPL_ADDR + 0x28);
 234 }
 235
 236 /* The sunxi internal brom will try to loader external bootloader
 237  * from mmc0, nand flash, mmc2.
 238  */
 239 uint32_t sunxi_get_boot_device(void)
 240 {
 241         int boot_source = sunxi_get_boot_source();
 242
 243         /*
 244          * When booting from the SD card or NAND memory, the "eGON.BT0"
 245          * signature is expected to be found in memory at the address 0x0004
 246          * (see the "mksunxiboot" tool, which generates this header).
 247          *
 248          * When booting in the FEL mode over USB, this signature is patched in
 249          * memory and replaced with something else by the 'fel' tool. This other
 250          * signature is selected in such a way, that it can't be present in a
 251          * valid bootable SD card image (because the BROM would refuse to
 252          * execute the SPL in this case).
 253          *
 254          * This checks for the signature and if it is not found returns to
 255          * the FEL code in the BROM to wait and receive the main u-boot
 256          * binary over USB. If it is found, it determines where SPL was
 257          * read from.
 258          */
 259         switch (boot_source) {
 260         case SUNXI_INVALID_BOOT_SOURCE:
 261                 return BOOT_DEVICE_BOARD;
 262         case SUNXI_BOOTED_FROM_MMC0:
 263         case SUNXI_BOOTED_FROM_MMC0_HIGH:
 264                 return BOOT_DEVICE_MMC1;
 265         case SUNXI_BOOTED_FROM_NAND:
 266                 return BOOT_DEVICE_NAND;
 267         case SUNXI_BOOTED_FROM_MMC2:
 268         case SUNXI_BOOTED_FROM_MMC2_HIGH:
 269                 return BOOT_DEVICE_MMC2;
 270         case SUNXI_BOOTED_FROM_SPI:
 271                 return BOOT_DEVICE_SPI;
 272         }
 273
 274         panic("Unknown boot source %d\n", boot_source);
 275         return -1;              /* Never reached */
 276 }
 277
 278 #ifdef CONFIG_SPL_BUILD
 279 /*
 280  * The eGON SPL image can be located at 8KB or at 128KB into an SD card or
 281  * an eMMC device. The boot source has bit 4 set in the latter case.
 282  * By adding 120KB to the normal offset when booting from a "high" location
 283  * we can support both cases.
 284  */
 285 unsigned long spl_mmc_get_uboot_raw_sector(struct mmc *mmc)
 286 {
 287         unsigned long sector = CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_SECTOR;
 288
 289         switch (sunxi_get_boot_source()) {
 290         case SUNXI_BOOTED_FROM_MMC0_HIGH:
 291         case SUNXI_BOOTED_FROM_MMC2_HIGH:
 292                 sector += (128 - 8) * 2;
 293                 break;
 294         }
 295
 296         return sector;
 297 }
 298
 299 u32 spl_boot_device(void)
 300 {
 301         return sunxi_get_boot_device();
 302 }
 303
 304 void board_init_f(ulong dummy)
 305 {
 306         spl_init();
 307         preloader_console_init();
 308
 309 #ifdef CONFIG_SPL_I2C_SUPPORT
 310         /* Needed early by sunxi_board_init if PMU is enabled */
 311         i2c_init(CONFIG_SYS_I2C_SPEED, CONFIG_SYS_I2C_SLAVE);
 312 #endif
 313         sunxi_board_init();
 314 }
 315 #endif
 316
 317 void reset_cpu(ulong addr)
 318 {
 319 #if defined(CONFIG_SUNXI_GEN_SUN4I) || defined(CONFIG_MACH_SUN8I_R40)
 320         static const struct sunxi_wdog *wdog =
 321                  &((struct sunxi_timer_reg *)SUNXI_TIMER_BASE)->wdog;
 322
 323         /* Set the watchdog for its shortest interval (.5s) and wait */
 324         writel(WDT_MODE_RESET_EN | WDT_MODE_EN, &wdog->mode);
 325         writel(WDT_CTRL_KEY | WDT_CTRL_RESTART, &wdog->ctl);
 326
 327         while (1) {
 328                 /* sun5i sometimes gets stuck without this */
 329                 writel(WDT_MODE_RESET_EN | WDT_MODE_EN, &wdog->mode);
 330         }
 331 #elif defined(CONFIG_SUNXI_GEN_SUN6I) || defined(CONFIG_MACH_SUN50I_H6)
 332 #if defined(CONFIG_MACH_SUN50I_H6)
 333         /* WDOG is broken for some H6 rev. use the R_WDOG instead */
 334         static const struct sunxi_wdog *wdog =
 335                 (struct sunxi_wdog *)SUNXI_R_WDOG_BASE;
 336 #else
 337         static const struct sunxi_wdog *wdog =
 338                 ((struct sunxi_timer_reg *)SUNXI_TIMER_BASE)->wdog;
 339 #endif
 340         /* Set the watchdog for its shortest interval (.5s) and wait */
 341         writel(WDT_CFG_RESET, &wdog->cfg);
 342         writel(WDT_MODE_EN, &wdog->mode);
 343         writel(WDT_CTRL_KEY | WDT_CTRL_RESTART, &wdog->ctl);
 344         while (1) { }
 345 #endif
 346 }
 347
 348 #if !CONFIG_IS_ENABLED(SYS_DCACHE_OFF) && !defined(CONFIG_ARM64)
 349 void enable_caches(void)
 350 {
 351         /* Enable D-cache. I-cache is already enabled in start.S */
 352         dcache_enable();
 353 }
 354 #endif