arch/arm/mach-stm32mp/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+ OR BSD-3-Clause
   2 /*
   3  * Copyright (C) 2018, STMicroelectronics - All Rights Reserved
   4  */
   5
   6 #define LOG_CATEGORY LOGC_ARCH
   7
   8 #include <common.h>
   9 #include <clk.h>
  10 #include <cpu_func.h>
  11 #include <debug_uart.h>
  12 #include <env.h>
  13 #include <init.h>
  14 #include <log.h>
  15 #include <misc.h>
  16 #include <net.h>
  17 #include <asm/io.h>
  18 #include <asm/arch/bsec.h>
  19 #include <asm/arch/stm32.h>
  20 #include <asm/arch/sys_proto.h>
  21 #include <asm/global_data.h>
  22 #include <dm/device.h>
  23 #include <dm/uclass.h>
  24 #include <linux/bitops.h>
  25
  26 /* RCC register */
  27 #define RCC_TZCR                (STM32_RCC_BASE + 0x00)
  28 #define RCC_DBGCFGR             (STM32_RCC_BASE + 0x080C)
  29 #define RCC_BDCR                (STM32_RCC_BASE + 0x0140)
  30 #define RCC_MP_APB5ENSETR       (STM32_RCC_BASE + 0x0208)
  31 #define RCC_MP_AHB5ENSETR       (STM32_RCC_BASE + 0x0210)
  32 #define RCC_BDCR_VSWRST         BIT(31)
  33 #define RCC_BDCR_RTCSRC         GENMASK(17, 16)
  34 #define RCC_DBGCFGR_DBGCKEN     BIT(8)
  35
  36 /* Security register */
  37 #define ETZPC_TZMA1_SIZE        (STM32_ETZPC_BASE + 0x04)
  38 #define ETZPC_DECPROT0          (STM32_ETZPC_BASE + 0x10)
  39
  40 #define TZC_GATE_KEEPER         (STM32_TZC_BASE + 0x008)
  41 #define TZC_REGION_ATTRIBUTE0   (STM32_TZC_BASE + 0x110)
  42 #define TZC_REGION_ID_ACCESS0   (STM32_TZC_BASE + 0x114)
  43
  44 #define TAMP_CR1                (STM32_TAMP_BASE + 0x00)
  45
  46 #define PWR_CR1                 (STM32_PWR_BASE + 0x00)
  47 #define PWR_MCUCR               (STM32_PWR_BASE + 0x14)
  48 #define PWR_CR1_DBP             BIT(8)
  49 #define PWR_MCUCR_SBF           BIT(6)
  50
  51 /* DBGMCU register */
  52 #define DBGMCU_IDC              (STM32_DBGMCU_BASE + 0x00)
  53 #define DBGMCU_APB4FZ1          (STM32_DBGMCU_BASE + 0x2C)
  54 #define DBGMCU_APB4FZ1_IWDG2    BIT(2)
  55 #define DBGMCU_IDC_DEV_ID_MASK  GENMASK(11, 0)
  56 #define DBGMCU_IDC_DEV_ID_SHIFT 0
  57 #define DBGMCU_IDC_REV_ID_MASK  GENMASK(31, 16)
  58 #define DBGMCU_IDC_REV_ID_SHIFT 16
  59
  60 /* GPIOZ registers */
  61 #define GPIOZ_SECCFGR           0x54004030
  62
  63 /* boot interface from Bootrom
  64  * - boot instance = bit 31:16
  65  * - boot device = bit 15:0
  66  */
  67 #define BOOTROM_PARAM_ADDR      0x2FFC0078
  68 #define BOOTROM_MODE_MASK       GENMASK(15, 0)
  69 #define BOOTROM_MODE_SHIFT      0
  70 #define BOOTROM_INSTANCE_MASK    GENMASK(31, 16)
  71 #define BOOTROM_INSTANCE_SHIFT  16
  72
  73 /* Device Part Number (RPN) = OTP_DATA1 lower 8 bits */
  74 #define RPN_SHIFT       0
  75 #define RPN_MASK        GENMASK(7, 0)
  76
  77 /* Package = bit 27:29 of OTP16
  78  * - 100: LBGA448 (FFI) => AA = LFBGA 18x18mm 448 balls p. 0.8mm
  79  * - 011: LBGA354 (LCI) => AB = LFBGA 16x16mm 359 balls p. 0.8mm
  80  * - 010: TFBGA361 (FFC) => AC = TFBGA 12x12mm 361 balls p. 0.5mm
  81  * - 001: TFBGA257 (LCC) => AD = TFBGA 10x10mm 257 balls p. 0.5mm
  82  * - others: Reserved
  83  */
  84 #define PKG_SHIFT       27
  85 #define PKG_MASK        GENMASK(2, 0)
  86
  87 /*
  88  * early TLB into the .data section so that it not get cleared
  89  * with 16kB allignment (see TTBR0_BASE_ADDR_MASK)
  90  */
  91 u8 early_tlb[PGTABLE_SIZE] __section(".data") __aligned(0x4000);
  92
  93 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
  94 #ifndef CONFIG_TFABOOT
  95 static void security_init(void)
  96 {
  97         /* Disable the backup domain write protection */
  98         /* the protection is enable at each reset by hardware */
  99         /* And must be disable by software */
 100         setbits_le32(PWR_CR1, PWR_CR1_DBP);
 101
 102         while (!(readl(PWR_CR1) & PWR_CR1_DBP))
 103                 ;
 104
 105         /* If RTC clock isn't enable so this is a cold boot then we need
 106          * to reset the backup domain
 107          */
 108         if (!(readl(RCC_BDCR) & RCC_BDCR_RTCSRC)) {
 109                 setbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
 110                 while (!(readl(RCC_BDCR) & RCC_BDCR_VSWRST))
 111                         ;
 112                 clrbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
 113         }
 114
 115         /* allow non secure access in Write/Read for all peripheral */
 116         writel(GENMASK(25, 0), ETZPC_DECPROT0);
 117
 118         /* Open SYSRAM for no secure access */
 119         writel(0x0, ETZPC_TZMA1_SIZE);
 120
 121         /* enable TZC1 TZC2 clock */
 122         writel(BIT(11) | BIT(12), RCC_MP_APB5ENSETR);
 123
 124         /* Region 0 set to no access by default */
 125         /* bit 0 / 16 => nsaid0 read/write Enable
 126          * bit 1 / 17 => nsaid1 read/write Enable
 127          * ...
 128          * bit 15 / 31 => nsaid15 read/write Enable
 129          */
 130         writel(0xFFFFFFFF, TZC_REGION_ID_ACCESS0);
 131         /* bit 30 / 31 => Secure Global Enable : write/read */
 132         /* bit 0 / 1 => Region Enable for filter 0/1 */
 133         writel(BIT(0) | BIT(1) | BIT(30) | BIT(31), TZC_REGION_ATTRIBUTE0);
 134
 135         /* Enable Filter 0 and 1 */
 136         setbits_le32(TZC_GATE_KEEPER, BIT(0) | BIT(1));
 137
 138         /* RCC trust zone deactivated */
 139         writel(0x0, RCC_TZCR);
 140
 141         /* TAMP: deactivate the internal tamper
 142          * Bit 23 ITAMP8E: monotonic counter overflow
 143          * Bit 20 ITAMP5E: RTC calendar overflow
 144          * Bit 19 ITAMP4E: HSE monitoring
 145          * Bit 18 ITAMP3E: LSE monitoring
 146          * Bit 16 ITAMP1E: RTC power domain supply monitoring
 147          */
 148         writel(0x0, TAMP_CR1);
 149
 150         /* GPIOZ: deactivate the security */
 151         writel(BIT(0), RCC_MP_AHB5ENSETR);
 152         writel(0x0, GPIOZ_SECCFGR);
 153 }
 154 #endif /* CONFIG_TFABOOT */
 155
 156 /*
 157  * Debug init
 158  */
 159 static void dbgmcu_init(void)
 160 {
 161         /*
 162          * Freeze IWDG2 if Cortex-A7 is in debug mode
 163          * done in TF-A for TRUSTED boot and
 164          * DBGMCU access is controlled by BSEC_DENABLE.DBGSWENABLE
 165         */
 166         if (!IS_ENABLED(CONFIG_TFABOOT) && bsec_dbgswenable()) {
 167                 setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 168                 setbits_le32(DBGMCU_APB4FZ1, DBGMCU_APB4FZ1_IWDG2);
 169         }
 170 }
 171
 172 void spl_board_init(void)
 173 {
 174         dbgmcu_init();
 175 }
 176 #endif /* !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD) */
 177
 178 #if !defined(CONFIG_TFABOOT) && \
 179         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 180 /* get bootmode from ROM code boot context: saved in TAMP register */
 181 static void update_bootmode(void)
 182 {
 183         u32 boot_mode;
 184         u32 bootrom_itf = readl(BOOTROM_PARAM_ADDR);
 185         u32 bootrom_device, bootrom_instance;
 186
 187         /* enable TAMP clock = RTCAPBEN */
 188         writel(BIT(8), RCC_MP_APB5ENSETR);
 189
 190         /* read bootrom context */
 191         bootrom_device =
 192                 (bootrom_itf & BOOTROM_MODE_MASK) >> BOOTROM_MODE_SHIFT;
 193         bootrom_instance =
 194                 (bootrom_itf & BOOTROM_INSTANCE_MASK) >> BOOTROM_INSTANCE_SHIFT;
 195         boot_mode =
 196                 ((bootrom_device << BOOT_TYPE_SHIFT) & BOOT_TYPE_MASK) |
 197                 ((bootrom_instance << BOOT_INSTANCE_SHIFT) &
 198                  BOOT_INSTANCE_MASK);
 199
 200         /* save the boot mode in TAMP backup register */
 201         clrsetbits_le32(TAMP_BOOT_CONTEXT,
 202                         TAMP_BOOT_MODE_MASK,
 203                         boot_mode << TAMP_BOOT_MODE_SHIFT);
 204 }
 205 #endif
 206
 207 u32 get_bootmode(void)
 208 {
 209         /* read bootmode from TAMP backup register */
 210         return (readl(TAMP_BOOT_CONTEXT) & TAMP_BOOT_MODE_MASK) >>
 211                     TAMP_BOOT_MODE_SHIFT;
 212 }
 213
 214 /*
 215  * initialize the MMU and activate cache in SPL or in U-Boot pre-reloc stage
 216  * MMU/TLB is updated in enable_caches() for U-Boot after relocation
 217  * or is deactivated in U-Boot entry function start.S::cpu_init_cp15
 218  */
 219 static void early_enable_caches(void)
 220 {
 221         /* I-cache is already enabled in start.S: cpu_init_cp15 */
 222
 223         if (CONFIG_IS_ENABLED(SYS_DCACHE_OFF))
 224                 return;
 225
 226         gd->arch.tlb_size = PGTABLE_SIZE;
 227         gd->arch.tlb_addr = (unsigned long)&early_tlb;
 228
 229         dcache_enable();
 230
 231         if (IS_ENABLED(CONFIG_SPL_BUILD))
 232                 mmu_set_region_dcache_behaviour(
 233                         ALIGN_DOWN(STM32_SYSRAM_BASE, MMU_SECTION_SIZE),
 234                         ALIGN(STM32_SYSRAM_SIZE, MMU_SECTION_SIZE),
 235                         DCACHE_DEFAULT_OPTION);
 236         else
 237                 mmu_set_region_dcache_behaviour(STM32_DDR_BASE,
 238                                                 CONFIG_DDR_CACHEABLE_SIZE,
 239                                                 DCACHE_DEFAULT_OPTION);
 240 }
 241
 242 /*
 243  * Early system init
 244  */
 245 int arch_cpu_init(void)
 246 {
 247         u32 boot_mode;
 248
 249         early_enable_caches();
 250
 251         /* early armv7 timer init: needed for polling */
 252         timer_init();
 253
 254 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
 255 #ifndef CONFIG_TFABOOT
 256         security_init();
 257         update_bootmode();
 258 #endif
 259         /* Reset Coprocessor state unless it wakes up from Standby power mode */
 260         if (!(readl(PWR_MCUCR) & PWR_MCUCR_SBF)) {
 261                 writel(TAMP_COPRO_STATE_OFF, TAMP_COPRO_STATE);
 262                 writel(0, TAMP_COPRO_RSC_TBL_ADDRESS);
 263         }
 264 #endif
 265
 266         boot_mode = get_bootmode();
 267
 268         if ((boot_mode & TAMP_BOOT_DEVICE_MASK) == BOOT_SERIAL_UART)
 269                 gd->flags |= GD_FLG_SILENT | GD_FLG_DISABLE_CONSOLE;
 270 #if defined(CONFIG_DEBUG_UART) && \
 271         !defined(CONFIG_TFABOOT) && \
 272         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 273         else
 274                 debug_uart_init();
 275 #endif
 276
 277         return 0;
 278 }
 279
 280 void enable_caches(void)
 281 {
 282         /* I-cache is already enabled in start.S: icache_enable() not needed */
 283
 284         /* deactivate the data cache, early enabled in arch_cpu_init() */
 285         dcache_disable();
 286         /*
 287          * update MMU after relocation and enable the data cache
 288          * warning: the TLB location udpated in board_f.c::reserve_mmu
 289          */
 290         dcache_enable();
 291 }
 292
 293 static u32 read_idc(void)
 294 {
 295         /* DBGMCU access is controlled by BSEC_DENABLE.DBGSWENABLE */
 296         if (bsec_dbgswenable()) {
 297                 setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 298
 299                 return readl(DBGMCU_IDC);
 300         }
 301
 302         if (CONFIG_IS_ENABLED(STM32MP15x))
 303                 return CPU_DEV_STM32MP15; /* STM32MP15x and unknown revision */
 304         else
 305                 return 0x0;
 306 }
 307
 308 u32 get_cpu_dev(void)
 309 {
 310         return (read_idc() & DBGMCU_IDC_DEV_ID_MASK) >> DBGMCU_IDC_DEV_ID_SHIFT;
 311 }
 312
 313 u32 get_cpu_rev(void)
 314 {
 315         return (read_idc() & DBGMCU_IDC_REV_ID_MASK) >> DBGMCU_IDC_REV_ID_SHIFT;
 316 }
 317
 318 static u32 get_otp(int index, int shift, int mask)
 319 {
 320         int ret;
 321         struct udevice *dev;
 322         u32 otp = 0;
 323
 324         ret = uclass_get_device_by_driver(UCLASS_MISC,
 325                                           DM_DRIVER_GET(stm32mp_bsec),
 326                                           &dev);
 327
 328         if (!ret)
 329                 ret = misc_read(dev, STM32_BSEC_SHADOW(index),
 330                                 &otp, sizeof(otp));
 331
 332         return (otp >> shift) & mask;
 333 }
 334
 335 /* Get Device Part Number (RPN) from OTP */
 336 static u32 get_cpu_rpn(void)
 337 {
 338         return get_otp(BSEC_OTP_RPN, RPN_SHIFT, RPN_MASK);
 339 }
 340
 341 u32 get_cpu_type(void)
 342 {
 343         return (get_cpu_dev() << 16) | get_cpu_rpn();
 344 }
 345
 346 /* Get Package options from OTP */
 347 u32 get_cpu_package(void)
 348 {
 349         return get_otp(BSEC_OTP_PKG, PKG_SHIFT, PKG_MASK);
 350 }
 351
 352 void get_soc_name(char name[SOC_NAME_SIZE])
 353 {
 354         char *cpu_s, *cpu_r, *pkg;
 355
 356         /* MPUs Part Numbers */
 357         switch (get_cpu_type()) {
 358         case CPU_STM32MP157Fxx:
 359                 cpu_s = "157F";
 360                 break;
 361         case CPU_STM32MP157Dxx:
 362                 cpu_s = "157D";
 363                 break;
 364         case CPU_STM32MP157Cxx:
 365                 cpu_s = "157C";
 366                 break;
 367         case CPU_STM32MP157Axx:
 368                 cpu_s = "157A";
 369                 break;
 370         case CPU_STM32MP153Fxx:
 371                 cpu_s = "153F";
 372                 break;
 373         case CPU_STM32MP153Dxx:
 374                 cpu_s = "153D";
 375                 break;
 376         case CPU_STM32MP153Cxx:
 377                 cpu_s = "153C";
 378                 break;
 379         case CPU_STM32MP153Axx:
 380                 cpu_s = "153A";
 381                 break;
 382         case CPU_STM32MP151Fxx:
 383                 cpu_s = "151F";
 384                 break;
 385         case CPU_STM32MP151Dxx:
 386                 cpu_s = "151D";
 387                 break;
 388         case CPU_STM32MP151Cxx:
 389                 cpu_s = "151C";
 390                 break;
 391         case CPU_STM32MP151Axx:
 392                 cpu_s = "151A";
 393                 break;
 394         default:
 395                 cpu_s = "????";
 396                 break;
 397         }
 398
 399         /* Package */
 400         switch (get_cpu_package()) {
 401         case PKG_AA_LBGA448:
 402                 pkg = "AA";
 403                 break;
 404         case PKG_AB_LBGA354:
 405                 pkg = "AB";
 406                 break;
 407         case PKG_AC_TFBGA361:
 408                 pkg = "AC";
 409                 break;
 410         case PKG_AD_TFBGA257:
 411                 pkg = "AD";
 412                 break;
 413         default:
 414                 pkg = "??";
 415                 break;
 416         }
 417
 418         /* REVISION */
 419         switch (get_cpu_rev()) {
 420         case CPU_REVA:
 421                 cpu_r = "A";
 422                 break;
 423         case CPU_REVB:
 424                 cpu_r = "B";
 425                 break;
 426         case CPU_REVZ:
 427                 cpu_r = "Z";
 428                 break;
 429         default:
 430                 cpu_r = "?";
 431                 break;
 432         }
 433
 434         snprintf(name, SOC_NAME_SIZE, "STM32MP%s%s Rev.%s", cpu_s, pkg, cpu_r);
 435 }
 436
 437 #if defined(CONFIG_DISPLAY_CPUINFO)
 438 int print_cpuinfo(void)
 439 {
 440         char name[SOC_NAME_SIZE];
 441
 442         get_soc_name(name);
 443         printf("CPU: %s\n", name);
 444
 445         return 0;
 446 }
 447 #endif /* CONFIG_DISPLAY_CPUINFO */
 448
 449 static void setup_boot_mode(void)
 450 {
 451         const u32 serial_addr[] = {
 452                 STM32_USART1_BASE,
 453                 STM32_USART2_BASE,
 454                 STM32_USART3_BASE,
 455                 STM32_UART4_BASE,
 456                 STM32_UART5_BASE,
 457                 STM32_USART6_BASE,
 458                 STM32_UART7_BASE,
 459                 STM32_UART8_BASE
 460         };
 461         char cmd[60];
 462         u32 boot_ctx = readl(TAMP_BOOT_CONTEXT);
 463         u32 boot_mode =
 464                 (boot_ctx & TAMP_BOOT_MODE_MASK) >> TAMP_BOOT_MODE_SHIFT;
 465         unsigned int instance = (boot_mode & TAMP_BOOT_INSTANCE_MASK) - 1;
 466         u32 forced_mode = (boot_ctx & TAMP_BOOT_FORCED_MASK);
 467         struct udevice *dev;
 468         int alias;
 469
 470         log_debug("%s: boot_ctx=0x%x => boot_mode=%x, instance=%d forced=%x\n",
 471                   __func__, boot_ctx, boot_mode, instance, forced_mode);
 472         switch (boot_mode & TAMP_BOOT_DEVICE_MASK) {
 473         case BOOT_SERIAL_UART:
 474                 if (instance > ARRAY_SIZE(serial_addr))
 475                         break;
 476                 /* serial : search associated alias in devicetree */
 477                 sprintf(cmd, "serial@%x", serial_addr[instance]);
 478                 if (uclass_get_device_by_name(UCLASS_SERIAL, cmd, &dev))
 479                         break;
 480                 if (fdtdec_get_alias_seq(gd->fdt_blob, "serial",
 481                                          dev_of_offset(dev), &alias))
 482                         break;
 483                 sprintf(cmd, "%d", alias);
 484                 env_set("boot_device", "serial");
 485                 env_set("boot_instance", cmd);
 486
 487                 /* restore console on uart when not used */
 488                 if (gd->cur_serial_dev != dev) {
 489                         gd->flags &= ~(GD_FLG_SILENT |
 490                                        GD_FLG_DISABLE_CONSOLE);
 491                         printf("serial boot with console enabled!\n");
 492                 }
 493                 break;
 494         case BOOT_SERIAL_USB:
 495                 env_set("boot_device", "usb");
 496                 env_set("boot_instance", "0");
 497                 break;
 498         case BOOT_FLASH_SD:
 499         case BOOT_FLASH_EMMC:
 500                 sprintf(cmd, "%d", instance);
 501                 env_set("boot_device", "mmc");
 502                 env_set("boot_instance", cmd);
 503                 break;
 504         case BOOT_FLASH_NAND:
 505                 env_set("boot_device", "nand");
 506                 env_set("boot_instance", "0");
 507                 break;
 508         case BOOT_FLASH_SPINAND:
 509                 env_set("boot_device", "spi-nand");
 510                 env_set("boot_instance", "0");
 511                 break;
 512         case BOOT_FLASH_NOR:
 513                 env_set("boot_device", "nor");
 514                 env_set("boot_instance", "0");
 515                 break;
 516         default:
 517                 log_debug("unexpected boot mode = %x\n", boot_mode);
 518                 break;
 519         }
 520
 521         switch (forced_mode) {
 522         case BOOT_FASTBOOT:
 523                 printf("Enter fastboot!\n");
 524                 env_set("preboot", "env set preboot; fastboot 0");
 525                 break;
 526         case BOOT_STM32PROG:
 527                 env_set("boot_device", "usb");
 528                 env_set("boot_instance", "0");
 529                 break;
 530         case BOOT_UMS_MMC0:
 531         case BOOT_UMS_MMC1:
 532         case BOOT_UMS_MMC2:
 533                 printf("Enter UMS!\n");
 534                 instance = forced_mode - BOOT_UMS_MMC0;
 535                 sprintf(cmd, "env set preboot; ums 0 mmc %d", instance);
 536                 env_set("preboot", cmd);
 537                 break;
 538         case BOOT_RECOVERY:
 539                 env_set("preboot", "env set preboot; run altbootcmd");
 540                 break;
 541         case BOOT_NORMAL:
 542                 break;
 543         default:
 544                 log_debug("unexpected forced boot mode = %x\n", forced_mode);
 545                 break;
 546         }
 547
 548         /* clear TAMP for next reboot */
 549         clrsetbits_le32(TAMP_BOOT_CONTEXT, TAMP_BOOT_FORCED_MASK, BOOT_NORMAL);
 550 }
 551
 552 /*
 553  * If there is no MAC address in the environment, then it will be initialized
 554  * (silently) from the value in the OTP.
 555  */
 556 __weak int setup_mac_address(void)
 557 {
 558 #if defined(CONFIG_NET)
 559         int ret;
 560         int i;
 561         u32 otp[2];
 562         uchar enetaddr[6];
 563         struct udevice *dev;
 564
 565         /* MAC already in environment */
 566         if (eth_env_get_enetaddr("ethaddr", enetaddr))
 567                 return 0;
 568
 569         ret = uclass_get_device_by_driver(UCLASS_MISC,
 570                                           DM_DRIVER_GET(stm32mp_bsec),
 571                                           &dev);
 572         if (ret)
 573                 return ret;
 574
 575         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_MAC),
 576                         otp, sizeof(otp));
 577         if (ret < 0)
 578                 return ret;
 579
 580         for (i = 0; i < 6; i++)
 581                 enetaddr[i] = ((uint8_t *)&otp)[i];
 582
 583         if (!is_valid_ethaddr(enetaddr)) {
 584                 log_err("invalid MAC address in OTP %pM\n", enetaddr);
 585                 return -EINVAL;
 586         }
 587         log_debug("OTP MAC address = %pM\n", enetaddr);
 588         ret = eth_env_set_enetaddr("ethaddr", enetaddr);
 589         if (ret)
 590                 log_err("Failed to set mac address %pM from OTP: %d\n", enetaddr, ret);
 591 #endif
 592
 593         return 0;
 594 }
 595
 596 static int setup_serial_number(void)
 597 {
 598         char serial_string[25];
 599         u32 otp[3] = {0, 0, 0 };
 600         struct udevice *dev;
 601         int ret;
 602
 603         if (env_get("serial#"))
 604                 return 0;
 605
 606         ret = uclass_get_device_by_driver(UCLASS_MISC,
 607                                           DM_DRIVER_GET(stm32mp_bsec),
 608                                           &dev);
 609         if (ret)
 610                 return ret;
 611
 612         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_SERIAL),
 613                         otp, sizeof(otp));
 614         if (ret < 0)
 615                 return ret;
 616
 617         sprintf(serial_string, "%08X%08X%08X", otp[0], otp[1], otp[2]);
 618         env_set("serial#", serial_string);
 619
 620         return 0;
 621 }
 622
 623 int arch_misc_init(void)
 624 {
 625         setup_boot_mode();
 626         setup_mac_address();
 627         setup_serial_number();
 628
 629         return 0;
 630 }