arch/arm/mach-stm32mp/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+ OR BSD-3-Clause
   2 /*
   3  * Copyright (C) 2018, STMicroelectronics - All Rights Reserved
   4  */
   5 #include <common.h>
   6 #include <clk.h>
   7 #include <cpu_func.h>
   8 #include <debug_uart.h>
   9 #include <env.h>
  10 #include <init.h>
  11 #include <log.h>
  12 #include <misc.h>
  13 #include <net.h>
  14 #include <asm/io.h>
  15 #include <asm/arch/stm32.h>
  16 #include <asm/arch/sys_proto.h>
  17 #include <dm/device.h>
  18 #include <dm/uclass.h>
  19
  20 /* RCC register */
  21 #define RCC_TZCR                (STM32_RCC_BASE + 0x00)
  22 #define RCC_DBGCFGR             (STM32_RCC_BASE + 0x080C)
  23 #define RCC_BDCR                (STM32_RCC_BASE + 0x0140)
  24 #define RCC_MP_APB5ENSETR       (STM32_RCC_BASE + 0x0208)
  25 #define RCC_MP_AHB5ENSETR       (STM32_RCC_BASE + 0x0210)
  26 #define RCC_BDCR_VSWRST         BIT(31)
  27 #define RCC_BDCR_RTCSRC         GENMASK(17, 16)
  28 #define RCC_DBGCFGR_DBGCKEN     BIT(8)
  29
  30 /* Security register */
  31 #define ETZPC_TZMA1_SIZE        (STM32_ETZPC_BASE + 0x04)
  32 #define ETZPC_DECPROT0          (STM32_ETZPC_BASE + 0x10)
  33
  34 #define TZC_GATE_KEEPER         (STM32_TZC_BASE + 0x008)
  35 #define TZC_REGION_ATTRIBUTE0   (STM32_TZC_BASE + 0x110)
  36 #define TZC_REGION_ID_ACCESS0   (STM32_TZC_BASE + 0x114)
  37
  38 #define TAMP_CR1                (STM32_TAMP_BASE + 0x00)
  39
  40 #define PWR_CR1                 (STM32_PWR_BASE + 0x00)
  41 #define PWR_MCUCR               (STM32_PWR_BASE + 0x14)
  42 #define PWR_CR1_DBP             BIT(8)
  43 #define PWR_MCUCR_SBF           BIT(6)
  44
  45 /* DBGMCU register */
  46 #define DBGMCU_IDC              (STM32_DBGMCU_BASE + 0x00)
  47 #define DBGMCU_APB4FZ1          (STM32_DBGMCU_BASE + 0x2C)
  48 #define DBGMCU_APB4FZ1_IWDG2    BIT(2)
  49 #define DBGMCU_IDC_DEV_ID_MASK  GENMASK(11, 0)
  50 #define DBGMCU_IDC_DEV_ID_SHIFT 0
  51 #define DBGMCU_IDC_REV_ID_MASK  GENMASK(31, 16)
  52 #define DBGMCU_IDC_REV_ID_SHIFT 16
  53
  54 /* GPIOZ registers */
  55 #define GPIOZ_SECCFGR           0x54004030
  56
  57 /* boot interface from Bootrom
  58  * - boot instance = bit 31:16
  59  * - boot device = bit 15:0
  60  */
  61 #define BOOTROM_PARAM_ADDR      0x2FFC0078
  62 #define BOOTROM_MODE_MASK       GENMASK(15, 0)
  63 #define BOOTROM_MODE_SHIFT      0
  64 #define BOOTROM_INSTANCE_MASK    GENMASK(31, 16)
  65 #define BOOTROM_INSTANCE_SHIFT  16
  66
  67 /* Device Part Number (RPN) = OTP_DATA1 lower 8 bits */
  68 #define RPN_SHIFT       0
  69 #define RPN_MASK        GENMASK(7, 0)
  70
  71 /* Package = bit 27:29 of OTP16
  72  * - 100: LBGA448 (FFI) => AA = LFBGA 18x18mm 448 balls p. 0.8mm
  73  * - 011: LBGA354 (LCI) => AB = LFBGA 16x16mm 359 balls p. 0.8mm
  74  * - 010: TFBGA361 (FFC) => AC = TFBGA 12x12mm 361 balls p. 0.5mm
  75  * - 001: TFBGA257 (LCC) => AD = TFBGA 10x10mm 257 balls p. 0.5mm
  76  * - others: Reserved
  77  */
  78 #define PKG_SHIFT       27
  79 #define PKG_MASK        GENMASK(2, 0)
  80
  81 /*
  82  * early TLB into the .data section so that it not get cleared
  83  * with 16kB allignment (see TTBR0_BASE_ADDR_MASK)
  84  */
  85 u8 early_tlb[PGTABLE_SIZE] __section(".data") __aligned(0x4000);
  86
  87 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
  88 #ifndef CONFIG_TFABOOT
  89 static void security_init(void)
  90 {
  91         /* Disable the backup domain write protection */
  92         /* the protection is enable at each reset by hardware */
  93         /* And must be disable by software */
  94         setbits_le32(PWR_CR1, PWR_CR1_DBP);
  95
  96         while (!(readl(PWR_CR1) & PWR_CR1_DBP))
  97                 ;
  98
  99         /* If RTC clock isn't enable so this is a cold boot then we need
 100          * to reset the backup domain
 101          */
 102         if (!(readl(RCC_BDCR) & RCC_BDCR_RTCSRC)) {
 103                 setbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
 104                 while (!(readl(RCC_BDCR) & RCC_BDCR_VSWRST))
 105                         ;
 106                 clrbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
 107         }
 108
 109         /* allow non secure access in Write/Read for all peripheral */
 110         writel(GENMASK(25, 0), ETZPC_DECPROT0);
 111
 112         /* Open SYSRAM for no secure access */
 113         writel(0x0, ETZPC_TZMA1_SIZE);
 114
 115         /* enable TZC1 TZC2 clock */
 116         writel(BIT(11) | BIT(12), RCC_MP_APB5ENSETR);
 117
 118         /* Region 0 set to no access by default */
 119         /* bit 0 / 16 => nsaid0 read/write Enable
 120          * bit 1 / 17 => nsaid1 read/write Enable
 121          * ...
 122          * bit 15 / 31 => nsaid15 read/write Enable
 123          */
 124         writel(0xFFFFFFFF, TZC_REGION_ID_ACCESS0);
 125         /* bit 30 / 31 => Secure Global Enable : write/read */
 126         /* bit 0 / 1 => Region Enable for filter 0/1 */
 127         writel(BIT(0) | BIT(1) | BIT(30) | BIT(31), TZC_REGION_ATTRIBUTE0);
 128
 129         /* Enable Filter 0 and 1 */
 130         setbits_le32(TZC_GATE_KEEPER, BIT(0) | BIT(1));
 131
 132         /* RCC trust zone deactivated */
 133         writel(0x0, RCC_TZCR);
 134
 135         /* TAMP: deactivate the internal tamper
 136          * Bit 23 ITAMP8E: monotonic counter overflow
 137          * Bit 20 ITAMP5E: RTC calendar overflow
 138          * Bit 19 ITAMP4E: HSE monitoring
 139          * Bit 18 ITAMP3E: LSE monitoring
 140          * Bit 16 ITAMP1E: RTC power domain supply monitoring
 141          */
 142         writel(0x0, TAMP_CR1);
 143
 144         /* GPIOZ: deactivate the security */
 145         writel(BIT(0), RCC_MP_AHB5ENSETR);
 146         writel(0x0, GPIOZ_SECCFGR);
 147 }
 148 #endif /* CONFIG_TFABOOT */
 149
 150 /*
 151  * Debug init
 152  */
 153 static void dbgmcu_init(void)
 154 {
 155         setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 156
 157         /* Freeze IWDG2 if Cortex-A7 is in debug mode */
 158         setbits_le32(DBGMCU_APB4FZ1, DBGMCU_APB4FZ1_IWDG2);
 159 }
 160 #endif /* !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD) */
 161
 162 #if !defined(CONFIG_TFABOOT) && \
 163         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 164 /* get bootmode from ROM code boot context: saved in TAMP register */
 165 static void update_bootmode(void)
 166 {
 167         u32 boot_mode;
 168         u32 bootrom_itf = readl(BOOTROM_PARAM_ADDR);
 169         u32 bootrom_device, bootrom_instance;
 170
 171         /* enable TAMP clock = RTCAPBEN */
 172         writel(BIT(8), RCC_MP_APB5ENSETR);
 173
 174         /* read bootrom context */
 175         bootrom_device =
 176                 (bootrom_itf & BOOTROM_MODE_MASK) >> BOOTROM_MODE_SHIFT;
 177         bootrom_instance =
 178                 (bootrom_itf & BOOTROM_INSTANCE_MASK) >> BOOTROM_INSTANCE_SHIFT;
 179         boot_mode =
 180                 ((bootrom_device << BOOT_TYPE_SHIFT) & BOOT_TYPE_MASK) |
 181                 ((bootrom_instance << BOOT_INSTANCE_SHIFT) &
 182                  BOOT_INSTANCE_MASK);
 183
 184         /* save the boot mode in TAMP backup register */
 185         clrsetbits_le32(TAMP_BOOT_CONTEXT,
 186                         TAMP_BOOT_MODE_MASK,
 187                         boot_mode << TAMP_BOOT_MODE_SHIFT);
 188 }
 189 #endif
 190
 191 u32 get_bootmode(void)
 192 {
 193         /* read bootmode from TAMP backup register */
 194         return (readl(TAMP_BOOT_CONTEXT) & TAMP_BOOT_MODE_MASK) >>
 195                     TAMP_BOOT_MODE_SHIFT;
 196 }
 197
 198 /*
 199  * initialize the MMU and activate cache in SPL or in U-Boot pre-reloc stage
 200  * MMU/TLB is updated in enable_caches() for U-Boot after relocation
 201  * or is deactivated in U-Boot entry function start.S::cpu_init_cp15
 202  */
 203 static void early_enable_caches(void)
 204 {
 205         /* I-cache is already enabled in start.S: cpu_init_cp15 */
 206
 207         if (CONFIG_IS_ENABLED(SYS_DCACHE_OFF))
 208                 return;
 209
 210         gd->arch.tlb_size = PGTABLE_SIZE;
 211         gd->arch.tlb_addr = (unsigned long)&early_tlb;
 212
 213         dcache_enable();
 214
 215         if (IS_ENABLED(CONFIG_SPL_BUILD))
 216                 mmu_set_region_dcache_behaviour(STM32_SYSRAM_BASE,
 217                                                 STM32_SYSRAM_SIZE,
 218                                                 DCACHE_DEFAULT_OPTION);
 219         else
 220                 mmu_set_region_dcache_behaviour(STM32_DDR_BASE, STM32_DDR_SIZE,
 221                                                 DCACHE_DEFAULT_OPTION);
 222 }
 223
 224 /*
 225  * Early system init
 226  */
 227 int arch_cpu_init(void)
 228 {
 229         u32 boot_mode;
 230
 231         early_enable_caches();
 232
 233         /* early armv7 timer init: needed for polling */
 234         timer_init();
 235
 236 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
 237         dbgmcu_init();
 238 #ifndef CONFIG_TFABOOT
 239         security_init();
 240         update_bootmode();
 241 #endif
 242         /* Reset Coprocessor state unless it wakes up from Standby power mode */
 243         if (!(readl(PWR_MCUCR) & PWR_MCUCR_SBF)) {
 244                 writel(TAMP_COPRO_STATE_OFF, TAMP_COPRO_STATE);
 245                 writel(0, TAMP_COPRO_RSC_TBL_ADDRESS);
 246         }
 247 #endif
 248
 249         boot_mode = get_bootmode();
 250
 251         if ((boot_mode & TAMP_BOOT_DEVICE_MASK) == BOOT_SERIAL_UART)
 252                 gd->flags |= GD_FLG_SILENT | GD_FLG_DISABLE_CONSOLE;
 253 #if defined(CONFIG_DEBUG_UART) && \
 254         !defined(CONFIG_TFABOOT) && \
 255         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 256         else
 257                 debug_uart_init();
 258 #endif
 259
 260         return 0;
 261 }
 262
 263 void enable_caches(void)
 264 {
 265         /* I-cache is already enabled in start.S: icache_enable() not needed */
 266
 267         /* deactivate the data cache, early enabled in arch_cpu_init() */
 268         dcache_disable();
 269         /*
 270          * update MMU after relocation and enable the data cache
 271          * warning: the TLB location udpated in board_f.c::reserve_mmu
 272          */
 273         dcache_enable();
 274 }
 275
 276 static u32 read_idc(void)
 277 {
 278         setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 279
 280         return readl(DBGMCU_IDC);
 281 }
 282
 283 u32 get_cpu_dev(void)
 284 {
 285         return (read_idc() & DBGMCU_IDC_DEV_ID_MASK) >> DBGMCU_IDC_DEV_ID_SHIFT;
 286 }
 287
 288 u32 get_cpu_rev(void)
 289 {
 290         return (read_idc() & DBGMCU_IDC_REV_ID_MASK) >> DBGMCU_IDC_REV_ID_SHIFT;
 291 }
 292
 293 static u32 get_otp(int index, int shift, int mask)
 294 {
 295         int ret;
 296         struct udevice *dev;
 297         u32 otp = 0;
 298
 299         ret = uclass_get_device_by_driver(UCLASS_MISC,
 300                                           DM_GET_DRIVER(stm32mp_bsec),
 301                                           &dev);
 302
 303         if (!ret)
 304                 ret = misc_read(dev, STM32_BSEC_SHADOW(index),
 305                                 &otp, sizeof(otp));
 306
 307         return (otp >> shift) & mask;
 308 }
 309
 310 /* Get Device Part Number (RPN) from OTP */
 311 static u32 get_cpu_rpn(void)
 312 {
 313         return get_otp(BSEC_OTP_RPN, RPN_SHIFT, RPN_MASK);
 314 }
 315
 316 u32 get_cpu_type(void)
 317 {
 318         return (get_cpu_dev() << 16) | get_cpu_rpn();
 319 }
 320
 321 /* Get Package options from OTP */
 322 u32 get_cpu_package(void)
 323 {
 324         return get_otp(BSEC_OTP_PKG, PKG_SHIFT, PKG_MASK);
 325 }
 326
 327 void get_soc_name(char name[SOC_NAME_SIZE])
 328 {
 329         char *cpu_s, *cpu_r, *pkg;
 330
 331         /* MPUs Part Numbers */
 332         switch (get_cpu_type()) {
 333         case CPU_STM32MP157Fxx:
 334                 cpu_s = "157F";
 335                 break;
 336         case CPU_STM32MP157Dxx:
 337                 cpu_s = "157D";
 338                 break;
 339         case CPU_STM32MP157Cxx:
 340                 cpu_s = "157C";
 341                 break;
 342         case CPU_STM32MP157Axx:
 343                 cpu_s = "157A";
 344                 break;
 345         case CPU_STM32MP153Fxx:
 346                 cpu_s = "153F";
 347                 break;
 348         case CPU_STM32MP153Dxx:
 349                 cpu_s = "153D";
 350                 break;
 351         case CPU_STM32MP153Cxx:
 352                 cpu_s = "153C";
 353                 break;
 354         case CPU_STM32MP153Axx:
 355                 cpu_s = "153A";
 356                 break;
 357         case CPU_STM32MP151Fxx:
 358                 cpu_s = "151F";
 359                 break;
 360         case CPU_STM32MP151Dxx:
 361                 cpu_s = "151D";
 362                 break;
 363         case CPU_STM32MP151Cxx:
 364                 cpu_s = "151C";
 365                 break;
 366         case CPU_STM32MP151Axx:
 367                 cpu_s = "151A";
 368                 break;
 369         default:
 370                 cpu_s = "????";
 371                 break;
 372         }
 373
 374         /* Package */
 375         switch (get_cpu_package()) {
 376         case PKG_AA_LBGA448:
 377                 pkg = "AA";
 378                 break;
 379         case PKG_AB_LBGA354:
 380                 pkg = "AB";
 381                 break;
 382         case PKG_AC_TFBGA361:
 383                 pkg = "AC";
 384                 break;
 385         case PKG_AD_TFBGA257:
 386                 pkg = "AD";
 387                 break;
 388         default:
 389                 pkg = "??";
 390                 break;
 391         }
 392
 393         /* REVISION */
 394         switch (get_cpu_rev()) {
 395         case CPU_REVA:
 396                 cpu_r = "A";
 397                 break;
 398         case CPU_REVB:
 399                 cpu_r = "B";
 400                 break;
 401         case CPU_REVZ:
 402                 cpu_r = "Z";
 403                 break;
 404         default:
 405                 cpu_r = "?";
 406                 break;
 407         }
 408
 409         snprintf(name, SOC_NAME_SIZE, "STM32MP%s%s Rev.%s", cpu_s, pkg, cpu_r);
 410 }
 411
 412 #if defined(CONFIG_DISPLAY_CPUINFO)
 413 int print_cpuinfo(void)
 414 {
 415         char name[SOC_NAME_SIZE];
 416
 417         get_soc_name(name);
 418         printf("CPU: %s\n", name);
 419
 420         return 0;
 421 }
 422 #endif /* CONFIG_DISPLAY_CPUINFO */
 423
 424 static void setup_boot_mode(void)
 425 {
 426         const u32 serial_addr[] = {
 427                 STM32_USART1_BASE,
 428                 STM32_USART2_BASE,
 429                 STM32_USART3_BASE,
 430                 STM32_UART4_BASE,
 431                 STM32_UART5_BASE,
 432                 STM32_USART6_BASE,
 433                 STM32_UART7_BASE,
 434                 STM32_UART8_BASE
 435         };
 436         char cmd[60];
 437         u32 boot_ctx = readl(TAMP_BOOT_CONTEXT);
 438         u32 boot_mode =
 439                 (boot_ctx & TAMP_BOOT_MODE_MASK) >> TAMP_BOOT_MODE_SHIFT;
 440         unsigned int instance = (boot_mode & TAMP_BOOT_INSTANCE_MASK) - 1;
 441         u32 forced_mode = (boot_ctx & TAMP_BOOT_FORCED_MASK);
 442         struct udevice *dev;
 443         int alias;
 444
 445         pr_debug("%s: boot_ctx=0x%x => boot_mode=%x, instance=%d forced=%x\n",
 446                  __func__, boot_ctx, boot_mode, instance, forced_mode);
 447         switch (boot_mode & TAMP_BOOT_DEVICE_MASK) {
 448         case BOOT_SERIAL_UART:
 449                 if (instance > ARRAY_SIZE(serial_addr))
 450                         break;
 451                 /* serial : search associated alias in devicetree */
 452                 sprintf(cmd, "serial@%x", serial_addr[instance]);
 453                 if (uclass_get_device_by_name(UCLASS_SERIAL, cmd, &dev))
 454                         break;
 455                 if (fdtdec_get_alias_seq(gd->fdt_blob, "serial",
 456                                          dev_of_offset(dev), &alias))
 457                         break;
 458                 sprintf(cmd, "%d", alias);
 459                 env_set("boot_device", "serial");
 460                 env_set("boot_instance", cmd);
 461
 462                 /* restore console on uart when not used */
 463                 if (gd->cur_serial_dev != dev) {
 464                         gd->flags &= ~(GD_FLG_SILENT |
 465                                        GD_FLG_DISABLE_CONSOLE);
 466                         printf("serial boot with console enabled!\n");
 467                 }
 468                 break;
 469         case BOOT_SERIAL_USB:
 470                 env_set("boot_device", "usb");
 471                 env_set("boot_instance", "0");
 472                 break;
 473         case BOOT_FLASH_SD:
 474         case BOOT_FLASH_EMMC:
 475                 sprintf(cmd, "%d", instance);
 476                 env_set("boot_device", "mmc");
 477                 env_set("boot_instance", cmd);
 478                 break;
 479         case BOOT_FLASH_NAND:
 480                 env_set("boot_device", "nand");
 481                 env_set("boot_instance", "0");
 482                 break;
 483         case BOOT_FLASH_SPINAND:
 484                 env_set("boot_device", "spi-nand");
 485                 env_set("boot_instance", "0");
 486                 break;
 487         case BOOT_FLASH_NOR:
 488                 env_set("boot_device", "nor");
 489                 env_set("boot_instance", "0");
 490                 break;
 491         default:
 492                 pr_debug("unexpected boot mode = %x\n", boot_mode);
 493                 break;
 494         }
 495
 496         switch (forced_mode) {
 497         case BOOT_FASTBOOT:
 498                 printf("Enter fastboot!\n");
 499                 env_set("preboot", "env set preboot; fastboot 0");
 500                 break;
 501         case BOOT_STM32PROG:
 502                 env_set("boot_device", "usb");
 503                 env_set("boot_instance", "0");
 504                 break;
 505         case BOOT_UMS_MMC0:
 506         case BOOT_UMS_MMC1:
 507         case BOOT_UMS_MMC2:
 508                 printf("Enter UMS!\n");
 509                 instance = forced_mode - BOOT_UMS_MMC0;
 510                 sprintf(cmd, "env set preboot; ums 0 mmc %d", instance);
 511                 env_set("preboot", cmd);
 512                 break;
 513         case BOOT_RECOVERY:
 514                 env_set("preboot", "env set preboot; run altbootcmd");
 515                 break;
 516         case BOOT_NORMAL:
 517                 break;
 518         default:
 519                 pr_debug("unexpected forced boot mode = %x\n", forced_mode);
 520                 break;
 521         }
 522
 523         /* clear TAMP for next reboot */
 524         clrsetbits_le32(TAMP_BOOT_CONTEXT, TAMP_BOOT_FORCED_MASK, BOOT_NORMAL);
 525 }
 526
 527 /*
 528  * If there is no MAC address in the environment, then it will be initialized
 529  * (silently) from the value in the OTP.
 530  */
 531 __weak int setup_mac_address(void)
 532 {
 533 #if defined(CONFIG_NET)
 534         int ret;
 535         int i;
 536         u32 otp[2];
 537         uchar enetaddr[6];
 538         struct udevice *dev;
 539
 540         /* MAC already in environment */
 541         if (eth_env_get_enetaddr("ethaddr", enetaddr))
 542                 return 0;
 543
 544         ret = uclass_get_device_by_driver(UCLASS_MISC,
 545                                           DM_GET_DRIVER(stm32mp_bsec),
 546                                           &dev);
 547         if (ret)
 548                 return ret;
 549
 550         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_MAC),
 551                         otp, sizeof(otp));
 552         if (ret < 0)
 553                 return ret;
 554
 555         for (i = 0; i < 6; i++)
 556                 enetaddr[i] = ((uint8_t *)&otp)[i];
 557
 558         if (!is_valid_ethaddr(enetaddr)) {
 559                 pr_err("invalid MAC address in OTP %pM\n", enetaddr);
 560                 return -EINVAL;
 561         }
 562         pr_debug("OTP MAC address = %pM\n", enetaddr);
 563         ret = !eth_env_set_enetaddr("ethaddr", enetaddr);
 564         if (!ret)
 565                 pr_err("Failed to set mac address %pM from OTP: %d\n",
 566                        enetaddr, ret);
 567 #endif
 568
 569         return 0;
 570 }
 571
 572 static int setup_serial_number(void)
 573 {
 574         char serial_string[25];
 575         u32 otp[3] = {0, 0, 0 };
 576         struct udevice *dev;
 577         int ret;
 578
 579         if (env_get("serial#"))
 580                 return 0;
 581
 582         ret = uclass_get_device_by_driver(UCLASS_MISC,
 583                                           DM_GET_DRIVER(stm32mp_bsec),
 584                                           &dev);
 585         if (ret)
 586                 return ret;
 587
 588         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_SERIAL),
 589                         otp, sizeof(otp));
 590         if (ret < 0)
 591                 return ret;
 592
 593         sprintf(serial_string, "%08X%08X%08X", otp[0], otp[1], otp[2]);
 594         env_set("serial#", serial_string);
 595
 596         return 0;
 597 }
 598
 599 int arch_misc_init(void)
 600 {
 601         setup_boot_mode();
 602         setup_mac_address();
 603         setup_serial_number();
 604
 605         return 0;
 606 }