arch/arm/mach-shmobile/clock-r8a7779.c

   1 /*
   2  * r8a7779 clock framework support
   3  *
   4  * Copyright (C) 2011  Renesas Solutions Corp.
   5  * Copyright (C) 2011  Magnus Damm
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  19  */
  20 #include <linux/bitops.h>
  21 #include <linux/init.h>
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/sh_clk.h>
  25 #include <linux/clkdev.h>
  26 #include <mach/r8a7779.h>
  27 #include "clock.h"
  28 #include "common.h"
  29
  30 /*
  31  *              MD1 = 1                 MD1 = 0
  32  *              (PLLA = 1500)           (PLLA = 1600)
  33  *              (MHz)                   (MHz)
  34  *------------------------------------------------+--------------------
  35  * clkz         1000   (2/3)            800   (1/2)
  36  * clkzs         250   (1/6)            200   (1/8)
  37  * clki          750   (1/2)            800   (1/2)
  38  * clks          250   (1/6)            200   (1/8)
  39  * clks1         125   (1/12)           100   (1/16)
  40  * clks3         187.5 (1/8)            200   (1/8)
  41  * clks4          93.7 (1/16)           100   (1/16)
  42  * clkp           62.5 (1/24)            50   (1/32)
  43  * clkg           62.5 (1/24)            66.6 (1/24)
  44  * clkb, CLKOUT
  45  * (MD2 = 0)      62.5 (1/24)            66.6 (1/24)
  46  * (MD2 = 1)      41.6 (1/36)            50   (1/32)
  47 */
  48
  49 #define MD(nr)  BIT(nr)
  50
  51 #define MSTPCR0         IOMEM(0xffc80030)
  52 #define MSTPCR1         IOMEM(0xffc80034)
  53 #define MSTPCR3         IOMEM(0xffc8003c)
  54 #define MSTPSR1         IOMEM(0xffc80044)
  55
  56 /* ioremap() through clock mapping mandatory to avoid
  57  * collision with ARM coherent DMA virtual memory range.
  58  */
  59
  60 static struct clk_mapping cpg_mapping = {
  61         .phys   = 0xffc80000,
  62         .len    = 0x80,
  63 };
  64
  65 /*
  66  * Default rate for the root input clock, reset this with clk_set_rate()
  67  * from the platform code.
  68  */
  69 static struct clk plla_clk = {
  70         /* .rate will be updated on r8a7779_clock_init() */
  71         .mapping        = &cpg_mapping,
  72 };
  73
  74 /*
  75  * clock ratio of these clock will be updated
  76  * on r8a7779_clock_init()
  77  */
  78 SH_FIXED_RATIO_CLK_SET(clkz_clk,        plla_clk, 1, 1);
  79 SH_FIXED_RATIO_CLK_SET(clkzs_clk,       plla_clk, 1, 1);
  80 SH_FIXED_RATIO_CLK_SET(clki_clk,        plla_clk, 1, 1);
  81 SH_FIXED_RATIO_CLK_SET(clks_clk,        plla_clk, 1, 1);
  82 SH_FIXED_RATIO_CLK_SET(clks1_clk,       plla_clk, 1, 1);
  83 SH_FIXED_RATIO_CLK_SET(clks3_clk,       plla_clk, 1, 1);
  84 SH_FIXED_RATIO_CLK_SET(clks4_clk,       plla_clk, 1, 1);
  85 SH_FIXED_RATIO_CLK_SET(clkb_clk,        plla_clk, 1, 1);
  86 SH_FIXED_RATIO_CLK_SET(clkout_clk,      plla_clk, 1, 1);
  87 SH_FIXED_RATIO_CLK_SET(clkp_clk,        plla_clk, 1, 1);
  88 SH_FIXED_RATIO_CLK_SET(clkg_clk,        plla_clk, 1, 1);
  89
  90 static struct clk *main_clks[] = {
  91         &plla_clk,
  92         &clkz_clk,
  93         &clkzs_clk,
  94         &clki_clk,
  95         &clks_clk,
  96         &clks1_clk,
  97         &clks3_clk,
  98         &clks4_clk,
  99         &clkb_clk,
 100         &clkout_clk,
 101         &clkp_clk,
 102         &clkg_clk,
 103 };
 104
 105 enum { MSTP323, MSTP322, MSTP321, MSTP320,
 106         MSTP120,
 107         MSTP116, MSTP115, MSTP114,
 108         MSTP110, MSTP109, MSTP108,
 109         MSTP103, MSTP101, MSTP100,
 110         MSTP030,
 111         MSTP029, MSTP028, MSTP027, MSTP026, MSTP025, MSTP024, MSTP023, MSTP022, MSTP021,
 112         MSTP016, MSTP015, MSTP014,
 113         MSTP007,
 114         MSTP_NR };
 115
 116 static struct clk mstp_clks[MSTP_NR] = {
 117         [MSTP323] = SH_CLK_MSTP32(&clkp_clk, MSTPCR3, 23, 0), /* SDHI0 */
 118         [MSTP322] = SH_CLK_MSTP32(&clkp_clk, MSTPCR3, 22, 0), /* SDHI1 */
 119         [MSTP321] = SH_CLK_MSTP32(&clkp_clk, MSTPCR3, 21, 0), /* SDHI2 */
 120         [MSTP320] = SH_CLK_MSTP32(&clkp_clk, MSTPCR3, 20, 0), /* SDHI3 */
 121         [MSTP120] = SH_CLK_MSTP32_STS(&clks_clk, MSTPCR1, 20, MSTPSR1, 0), /* VIN3 */
 122         [MSTP116] = SH_CLK_MSTP32_STS(&clkp_clk, MSTPCR1, 16, MSTPSR1, 0), /* PCIe */
 123         [MSTP115] = SH_CLK_MSTP32_STS(&clkp_clk, MSTPCR1, 15, MSTPSR1, 0), /* SATA */
 124         [MSTP114] = SH_CLK_MSTP32_STS(&clkp_clk, MSTPCR1, 14, MSTPSR1, 0), /* Ether */
 125         [MSTP110] = SH_CLK_MSTP32_STS(&clks_clk, MSTPCR1, 10, MSTPSR1, 0), /* VIN0 */
 126         [MSTP109] = SH_CLK_MSTP32_STS(&clks_clk, MSTPCR1,  9, MSTPSR1, 0), /* VIN1 */
 127         [MSTP108] = SH_CLK_MSTP32_STS(&clks_clk, MSTPCR1,  8, MSTPSR1, 0), /* VIN2 */
 128         [MSTP103] = SH_CLK_MSTP32_STS(&clks_clk, MSTPCR1,  3, MSTPSR1, 0), /* DU */
 129         [MSTP101] = SH_CLK_MSTP32_STS(&clkp_clk, MSTPCR1,  1, MSTPSR1, 0), /* USB2 */
 130         [MSTP100] = SH_CLK_MSTP32_STS(&clkp_clk, MSTPCR1,  0, MSTPSR1, 0), /* USB0/1 */
 131         [MSTP030] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 30, 0), /* I2C0 */
 132         [MSTP029] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 29, 0), /* I2C1 */
 133         [MSTP028] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 28, 0), /* I2C2 */
 134         [MSTP027] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 27, 0), /* I2C3 */
 135         [MSTP026] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 26, 0), /* SCIF0 */
 136         [MSTP025] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 25, 0), /* SCIF1 */
 137         [MSTP024] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 24, 0), /* SCIF2 */
 138         [MSTP023] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 23, 0), /* SCIF3 */
 139         [MSTP022] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 22, 0), /* SCIF4 */
 140         [MSTP021] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 21, 0), /* SCIF5 */
 141         [MSTP016] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 16, 0), /* TMU0 */
 142         [MSTP015] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 15, 0), /* TMU1 */
 143         [MSTP014] = SH_CLK_MSTP32(&clkp_clk, MSTPCR0, 14, 0), /* TMU2 */
 144         [MSTP007] = SH_CLK_MSTP32(&clks_clk, MSTPCR0,  7, 0), /* HSPI */
 145 };
 146
 147 static struct clk_lookup lookups[] = {
 148         /* main clocks */
 149         CLKDEV_CON_ID("plla_clk", &plla_clk),
 150         CLKDEV_CON_ID("clkz_clk", &clkz_clk),
 151         CLKDEV_CON_ID("clkzs_clk", &clkzs_clk),
 152
 153         /* DIV4 clocks */
 154         CLKDEV_CON_ID("shyway_clk",     &clks_clk),
 155         CLKDEV_CON_ID("bus_clk",        &clkout_clk),
 156         CLKDEV_CON_ID("shyway4_clk",    &clks4_clk),
 157         CLKDEV_CON_ID("shyway3_clk",    &clks3_clk),
 158         CLKDEV_CON_ID("shyway1_clk",    &clks1_clk),
 159         CLKDEV_CON_ID("peripheral_clk", &clkp_clk),
 160
 161         /* MSTP32 clocks */
 162         CLKDEV_DEV_ID("r8a7779-vin.3", &mstp_clks[MSTP120]), /* VIN3 */
 163         CLKDEV_DEV_ID("rcar-pcie", &mstp_clks[MSTP116]), /* PCIe */
 164         CLKDEV_DEV_ID("sata_rcar", &mstp_clks[MSTP115]), /* SATA */
 165         CLKDEV_DEV_ID("fc600000.sata", &mstp_clks[MSTP115]), /* SATA w/DT */
 166         CLKDEV_DEV_ID("r8a777x-ether", &mstp_clks[MSTP114]), /* Ether */
 167         CLKDEV_DEV_ID("r8a7779-vin.0", &mstp_clks[MSTP110]), /* VIN0 */
 168         CLKDEV_DEV_ID("r8a7779-vin.1", &mstp_clks[MSTP109]), /* VIN1 */
 169         CLKDEV_DEV_ID("r8a7779-vin.2", &mstp_clks[MSTP108]), /* VIN2 */
 170         CLKDEV_DEV_ID("ehci-platform.1", &mstp_clks[MSTP101]), /* USB EHCI port2 */
 171         CLKDEV_DEV_ID("ohci-platform.1", &mstp_clks[MSTP101]), /* USB OHCI port2 */
 172         CLKDEV_DEV_ID("ehci-platform.0", &mstp_clks[MSTP100]), /* USB EHCI port0/1 */
 173         CLKDEV_DEV_ID("ohci-platform.0", &mstp_clks[MSTP100]), /* USB OHCI port0/1 */
 174         CLKDEV_ICK_ID("fck", "sh-tmu.0", &mstp_clks[MSTP016]), /* TMU0 */
 175         CLKDEV_DEV_ID("i2c-rcar.0", &mstp_clks[MSTP030]), /* I2C0 */
 176         CLKDEV_DEV_ID("ffc70000.i2c", &mstp_clks[MSTP030]), /* I2C0 */
 177         CLKDEV_DEV_ID("i2c-rcar.1", &mstp_clks[MSTP029]), /* I2C1 */
 178         CLKDEV_DEV_ID("ffc71000.i2c", &mstp_clks[MSTP029]), /* I2C1 */
 179         CLKDEV_DEV_ID("i2c-rcar.2", &mstp_clks[MSTP028]), /* I2C2 */
 180         CLKDEV_DEV_ID("ffc72000.i2c", &mstp_clks[MSTP028]), /* I2C2 */
 181         CLKDEV_DEV_ID("i2c-rcar.3", &mstp_clks[MSTP027]), /* I2C3 */
 182         CLKDEV_DEV_ID("ffc73000.i2c", &mstp_clks[MSTP027]), /* I2C3 */
 183         CLKDEV_DEV_ID("sh-sci.0", &mstp_clks[MSTP026]), /* SCIF0 */
 184         CLKDEV_DEV_ID("sh-sci.1", &mstp_clks[MSTP025]), /* SCIF1 */
 185         CLKDEV_DEV_ID("sh-sci.2", &mstp_clks[MSTP024]), /* SCIF2 */
 186         CLKDEV_DEV_ID("sh-sci.3", &mstp_clks[MSTP023]), /* SCIF3 */
 187         CLKDEV_DEV_ID("sh-sci.4", &mstp_clks[MSTP022]), /* SCIF4 */
 188         CLKDEV_DEV_ID("sh-sci.5", &mstp_clks[MSTP021]), /* SCIF6 */
 189         CLKDEV_DEV_ID("sh-hspi.0", &mstp_clks[MSTP007]), /* HSPI0 */
 190         CLKDEV_DEV_ID("fffc7000.spi", &mstp_clks[MSTP007]), /* HSPI0 */
 191         CLKDEV_DEV_ID("sh-hspi.1", &mstp_clks[MSTP007]), /* HSPI1 */
 192         CLKDEV_DEV_ID("fffc8000.spi", &mstp_clks[MSTP007]), /* HSPI1 */
 193         CLKDEV_DEV_ID("sh-hspi.2", &mstp_clks[MSTP007]), /* HSPI2 */
 194         CLKDEV_DEV_ID("fffc6000.spi", &mstp_clks[MSTP007]), /* HSPI2 */
 195         CLKDEV_DEV_ID("sh_mobile_sdhi.0", &mstp_clks[MSTP323]), /* SDHI0 */
 196         CLKDEV_DEV_ID("ffe4c000.sd", &mstp_clks[MSTP323]), /* SDHI0 */
 197         CLKDEV_DEV_ID("sh_mobile_sdhi.1", &mstp_clks[MSTP322]), /* SDHI1 */
 198         CLKDEV_DEV_ID("ffe4d000.sd", &mstp_clks[MSTP322]), /* SDHI1 */
 199         CLKDEV_DEV_ID("sh_mobile_sdhi.2", &mstp_clks[MSTP321]), /* SDHI2 */
 200         CLKDEV_DEV_ID("ffe4e000.sd", &mstp_clks[MSTP321]), /* SDHI2 */
 201         CLKDEV_DEV_ID("sh_mobile_sdhi.3", &mstp_clks[MSTP320]), /* SDHI3 */
 202         CLKDEV_DEV_ID("ffe4f000.sd", &mstp_clks[MSTP320]), /* SDHI3 */
 203         CLKDEV_DEV_ID("rcar-du-r8a7779", &mstp_clks[MSTP103]), /* DU */
 204 };
 205
 206 void __init r8a7779_clock_init(void)
 207 {
 208         u32 mode = r8a7779_read_mode_pins();
 209         int k, ret = 0;
 210
 211         if (mode & MD(1)) {
 212                 plla_clk.rate = 1500000000;
 213
 214                 SH_CLK_SET_RATIO(&clkz_clk_ratio,       2, 3);
 215                 SH_CLK_SET_RATIO(&clkzs_clk_ratio,      1, 6);
 216                 SH_CLK_SET_RATIO(&clki_clk_ratio,       1, 2);
 217                 SH_CLK_SET_RATIO(&clks_clk_ratio,       1, 6);
 218                 SH_CLK_SET_RATIO(&clks1_clk_ratio,      1, 12);
 219                 SH_CLK_SET_RATIO(&clks3_clk_ratio,      1, 8);
 220                 SH_CLK_SET_RATIO(&clks4_clk_ratio,      1, 16);
 221                 SH_CLK_SET_RATIO(&clkp_clk_ratio,       1, 24);
 222                 SH_CLK_SET_RATIO(&clkg_clk_ratio,       1, 24);
 223                 if (mode & MD(2)) {
 224                         SH_CLK_SET_RATIO(&clkb_clk_ratio,       1, 36);
 225                         SH_CLK_SET_RATIO(&clkout_clk_ratio,     1, 36);
 226                 } else {
 227                         SH_CLK_SET_RATIO(&clkb_clk_ratio,       1, 24);
 228                         SH_CLK_SET_RATIO(&clkout_clk_ratio,     1, 24);
 229                 }
 230         } else {
 231                 plla_clk.rate = 1600000000;
 232
 233                 SH_CLK_SET_RATIO(&clkz_clk_ratio,       1, 2);
 234                 SH_CLK_SET_RATIO(&clkzs_clk_ratio,      1, 8);
 235                 SH_CLK_SET_RATIO(&clki_clk_ratio,       1, 2);
 236                 SH_CLK_SET_RATIO(&clks_clk_ratio,       1, 8);
 237                 SH_CLK_SET_RATIO(&clks1_clk_ratio,      1, 16);
 238                 SH_CLK_SET_RATIO(&clks3_clk_ratio,      1, 8);
 239                 SH_CLK_SET_RATIO(&clks4_clk_ratio,      1, 16);
 240                 SH_CLK_SET_RATIO(&clkp_clk_ratio,       1, 32);
 241                 SH_CLK_SET_RATIO(&clkg_clk_ratio,       1, 24);
 242                 if (mode & MD(2)) {
 243                         SH_CLK_SET_RATIO(&clkb_clk_ratio,       1, 32);
 244                         SH_CLK_SET_RATIO(&clkout_clk_ratio,     1, 32);
 245                 } else {
 246                         SH_CLK_SET_RATIO(&clkb_clk_ratio,       1, 24);
 247                         SH_CLK_SET_RATIO(&clkout_clk_ratio,     1, 24);
 248                 }
 249         }
 250
 251         for (k = 0; !ret && (k < ARRAY_SIZE(main_clks)); k++)
 252                 ret = clk_register(main_clks[k]);
 253
 254         if (!ret)
 255                 ret = sh_clk_mstp_register(mstp_clks, MSTP_NR);
 256
 257         clkdev_add_table(lookups, ARRAY_SIZE(lookups));
 258
 259         if (!ret)
 260                 shmobile_clk_init();
 261         else
 262                 panic("failed to setup r8a7779 clocks\n");
 263 }