arch/arm/mach-omap2/am33xx/board.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * board.c
   4  *
   5  * Common board functions for AM33XX based boards
   6  *
   7  * Copyright (C) 2011, Texas Instruments, Incorporated - http://www.ti.com/
   8  */
   9
  10 #include <common.h>
  11 #include <dm.h>
  12 #include <debug_uart.h>
  13 #include <errno.h>
  14 #include <ns16550.h>
  15 #include <spl.h>
  16 #include <asm/arch/cpu.h>
  17 #include <asm/arch/hardware.h>
  18 #include <asm/arch/omap.h>
  19 #include <asm/arch/ddr_defs.h>
  20 #include <asm/arch/clock.h>
  21 #include <asm/arch/gpio.h>
  22 #include <asm/arch/i2c.h>
  23 #include <asm/arch/mem.h>
  24 #include <asm/arch/mmc_host_def.h>
  25 #include <asm/arch/sys_proto.h>
  26 #include <asm/io.h>
  27 #include <asm/emif.h>
  28 #include <asm/gpio.h>
  29 #include <asm/omap_common.h>
  30 #include <i2c.h>
  31 #include <miiphy.h>
  32 #include <cpsw.h>
  33 #include <linux/errno.h>
  34 #include <linux/compiler.h>
  35 #include <linux/usb/ch9.h>
  36 #include <linux/usb/gadget.h>
  37 #include <linux/usb/musb.h>
  38 #include <asm/omap_musb.h>
  39 #include <asm/davinci_rtc.h>
  40
  41 #define AM43XX_EMIF_BASE                                0x4C000000
  42 #define AM43XX_SDRAM_CONFIG_OFFSET                      0x8
  43 #define AM43XX_SDRAM_TYPE_MASK                          0xE0000000
  44 #define AM43XX_SDRAM_TYPE_SHIFT                         29
  45 #define AM43XX_SDRAM_TYPE_DDR3                          3
  46 #define AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET          0xDC
  47 #define AM43XX_RDWRLVLFULL_START                        0x80000000
  48
  49 DECLARE_GLOBAL_DATA_PTR;
  50
  51 int dram_init(void)
  52 {
  53 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
  54         sdram_init();
  55 #endif
  56
  57         /* dram_init must store complete ramsize in gd->ram_size */
  58         gd->ram_size = get_ram_size(
  59                         (void *)CONFIG_SYS_SDRAM_BASE,
  60                         CONFIG_MAX_RAM_BANK_SIZE);
  61         return 0;
  62 }
  63
  64 int dram_init_banksize(void)
  65 {
  66         gd->bd->bi_dram[0].start = CONFIG_SYS_SDRAM_BASE;
  67         gd->bd->bi_dram[0].size = gd->ram_size;
  68
  69         return 0;
  70 }
  71
  72 #if !CONFIG_IS_ENABLED(OF_CONTROL)
  73 static const struct ns16550_platdata am33xx_serial[] = {
  74         { .base = CONFIG_SYS_NS16550_COM1, .reg_shift = 2,
  75           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  76 # ifdef CONFIG_SYS_NS16550_COM2
  77         { .base = CONFIG_SYS_NS16550_COM2, .reg_shift = 2,
  78           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  79 #  ifdef CONFIG_SYS_NS16550_COM3
  80         { .base = CONFIG_SYS_NS16550_COM3, .reg_shift = 2,
  81           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  82         { .base = CONFIG_SYS_NS16550_COM4, .reg_shift = 2,
  83           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  84         { .base = CONFIG_SYS_NS16550_COM5, .reg_shift = 2,
  85           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  86         { .base = CONFIG_SYS_NS16550_COM6, .reg_shift = 2,
  87           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  88 #  endif
  89 # endif
  90 };
  91
  92 U_BOOT_DEVICES(am33xx_uarts) = {
  93         { "ns16550_serial", &am33xx_serial[0] },
  94 #  ifdef CONFIG_SYS_NS16550_COM2
  95         { "ns16550_serial", &am33xx_serial[1] },
  96 #   ifdef CONFIG_SYS_NS16550_COM3
  97         { "ns16550_serial", &am33xx_serial[2] },
  98         { "ns16550_serial", &am33xx_serial[3] },
  99         { "ns16550_serial", &am33xx_serial[4] },
 100         { "ns16550_serial", &am33xx_serial[5] },
 101 #   endif
 102 #  endif
 103 };
 104
 105 #ifdef CONFIG_DM_I2C
 106 static const struct omap_i2c_platdata am33xx_i2c[] = {
 107         { I2C_BASE1, 100000, OMAP_I2C_REV_V2},
 108         { I2C_BASE2, 100000, OMAP_I2C_REV_V2},
 109         { I2C_BASE3, 100000, OMAP_I2C_REV_V2},
 110 };
 111
 112 U_BOOT_DEVICES(am33xx_i2c) = {
 113         { "i2c_omap", &am33xx_i2c[0] },
 114         { "i2c_omap", &am33xx_i2c[1] },
 115         { "i2c_omap", &am33xx_i2c[2] },
 116 };
 117 #endif
 118
 119 #if CONFIG_IS_ENABLED(DM_GPIO)
 120 static const struct omap_gpio_platdata am33xx_gpio[] = {
 121         { 0, AM33XX_GPIO0_BASE },
 122         { 1, AM33XX_GPIO1_BASE },
 123         { 2, AM33XX_GPIO2_BASE },
 124         { 3, AM33XX_GPIO3_BASE },
 125 #ifdef CONFIG_AM43XX
 126         { 4, AM33XX_GPIO4_BASE },
 127         { 5, AM33XX_GPIO5_BASE },
 128 #endif
 129 };
 130
 131 U_BOOT_DEVICES(am33xx_gpios) = {
 132         { "gpio_omap", &am33xx_gpio[0] },
 133         { "gpio_omap", &am33xx_gpio[1] },
 134         { "gpio_omap", &am33xx_gpio[2] },
 135         { "gpio_omap", &am33xx_gpio[3] },
 136 #ifdef CONFIG_AM43XX
 137         { "gpio_omap", &am33xx_gpio[4] },
 138         { "gpio_omap", &am33xx_gpio[5] },
 139 #endif
 140 };
 141 #endif
 142 #endif
 143
 144 #if !CONFIG_IS_ENABLED(DM_GPIO)
 145 static const struct gpio_bank gpio_bank_am33xx[] = {
 146         { (void *)AM33XX_GPIO0_BASE },
 147         { (void *)AM33XX_GPIO1_BASE },
 148         { (void *)AM33XX_GPIO2_BASE },
 149         { (void *)AM33XX_GPIO3_BASE },
 150 #ifdef CONFIG_AM43XX
 151         { (void *)AM33XX_GPIO4_BASE },
 152         { (void *)AM33XX_GPIO5_BASE },
 153 #endif
 154 };
 155
 156 const struct gpio_bank *const omap_gpio_bank = gpio_bank_am33xx;
 157 #endif
 158
 159 #if defined(CONFIG_MMC_OMAP_HS)
 160 int cpu_mmc_init(bd_t *bis)
 161 {
 162         int ret;
 163
 164         ret = omap_mmc_init(0, 0, 0, -1, -1);
 165         if (ret)
 166                 return ret;
 167
 168         return omap_mmc_init(1, 0, 0, -1, -1);
 169 }
 170 #endif
 171
 172 /*
 173  * RTC only with DDR in self-refresh mode magic value, checked against during
 174  * boot to see if we have a valid config. This should be in sync with the value
 175  * that will be in drivers/soc/ti/pm33xx.c.
 176  */
 177 #define RTC_MAGIC_VAL           0x8cd0
 178
 179 /* Board type field bit shift for RTC only with DDR in self-refresh mode */
 180 #define RTC_BOARD_TYPE_SHIFT    16
 181
 182 /* AM33XX has two MUSB controllers which can be host or gadget */
 183 #if (defined(CONFIG_USB_MUSB_GADGET) || defined(CONFIG_USB_MUSB_HOST)) && \
 184         (defined(CONFIG_AM335X_USB0) || defined(CONFIG_AM335X_USB1)) && \
 185         (!CONFIG_IS_ENABLED(DM_USB) || !CONFIG_IS_ENABLED(OF_CONTROL)) && \
 186         (!defined(CONFIG_SPL_BUILD) || defined(CONFIG_SPL_MUSB_NEW_SUPPORT))
 187
 188 static struct musb_hdrc_config musb_config = {
 189         .multipoint     = 1,
 190         .dyn_fifo       = 1,
 191         .num_eps        = 16,
 192         .ram_bits       = 12,
 193 };
 194
 195 #if CONFIG_IS_ENABLED(DM_USB) && !CONFIG_IS_ENABLED(OF_CONTROL)
 196 static struct ti_musb_platdata usb0 = {
 197         .base = (void *)USB0_OTG_BASE,
 198         .ctrl_mod_base = &((struct ctrl_dev *)CTRL_DEVICE_BASE)->usb_ctrl0,
 199         .plat = {
 200                 .config         = &musb_config,
 201                 .power          = 50,
 202                 .platform_ops   = &musb_dsps_ops,
 203                 },
 204 };
 205
 206 static struct ti_musb_platdata usb1 = {
 207         .base = (void *)USB1_OTG_BASE,
 208         .ctrl_mod_base = &((struct ctrl_dev *)CTRL_DEVICE_BASE)->usb_ctrl1,
 209         .plat = {
 210                 .config         = &musb_config,
 211                 .power          = 50,
 212                 .platform_ops   = &musb_dsps_ops,
 213                 },
 214 };
 215
 216 U_BOOT_DEVICES(am33xx_usbs) = {
 217 #if CONFIG_AM335X_USB0_MODE == MUSB_PERIPHERAL
 218         { "ti-musb-peripheral", &usb0 },
 219 #elif CONFIG_AM335X_USB0_MODE == MUSB_HOST
 220         { "ti-musb-host", &usb0 },
 221 #endif
 222 #if CONFIG_AM335X_USB1_MODE == MUSB_PERIPHERAL
 223         { "ti-musb-peripheral", &usb1 },
 224 #elif CONFIG_AM335X_USB1_MODE == MUSB_HOST
 225         { "ti-musb-host", &usb1 },
 226 #endif
 227 };
 228
 229 int arch_misc_init(void)
 230 {
 231         return 0;
 232 }
 233 #else
 234 static struct ctrl_dev *cdev = (struct ctrl_dev *)CTRL_DEVICE_BASE;
 235
 236 /* USB 2.0 PHY Control */
 237 #define CM_PHY_PWRDN                    (1 << 0)
 238 #define CM_PHY_OTG_PWRDN                (1 << 1)
 239 #define OTGVDET_EN                      (1 << 19)
 240 #define OTGSESSENDEN                    (1 << 20)
 241
 242 static void am33xx_usb_set_phy_power(u8 on, u32 *reg_addr)
 243 {
 244         if (on) {
 245                 clrsetbits_le32(reg_addr, CM_PHY_PWRDN | CM_PHY_OTG_PWRDN,
 246                                 OTGVDET_EN | OTGSESSENDEN);
 247         } else {
 248                 clrsetbits_le32(reg_addr, 0, CM_PHY_PWRDN | CM_PHY_OTG_PWRDN);
 249         }
 250 }
 251
 252 #ifdef CONFIG_AM335X_USB0
 253 static void am33xx_otg0_set_phy_power(struct udevice *dev, u8 on)
 254 {
 255         am33xx_usb_set_phy_power(on, &cdev->usb_ctrl0);
 256 }
 257
 258 struct omap_musb_board_data otg0_board_data = {
 259         .set_phy_power = am33xx_otg0_set_phy_power,
 260 };
 261
 262 static struct musb_hdrc_platform_data otg0_plat = {
 263         .mode           = CONFIG_AM335X_USB0_MODE,
 264         .config         = &musb_config,
 265         .power          = 50,
 266         .platform_ops   = &musb_dsps_ops,
 267         .board_data     = &otg0_board_data,
 268 };
 269 #endif
 270
 271 #ifdef CONFIG_AM335X_USB1
 272 static void am33xx_otg1_set_phy_power(struct udevice *dev, u8 on)
 273 {
 274         am33xx_usb_set_phy_power(on, &cdev->usb_ctrl1);
 275 }
 276
 277 struct omap_musb_board_data otg1_board_data = {
 278         .set_phy_power = am33xx_otg1_set_phy_power,
 279 };
 280
 281 static struct musb_hdrc_platform_data otg1_plat = {
 282         .mode           = CONFIG_AM335X_USB1_MODE,
 283         .config         = &musb_config,
 284         .power          = 50,
 285         .platform_ops   = &musb_dsps_ops,
 286         .board_data     = &otg1_board_data,
 287 };
 288 #endif
 289
 290 int arch_misc_init(void)
 291 {
 292 #ifdef CONFIG_AM335X_USB0
 293         musb_register(&otg0_plat, &otg0_board_data,
 294                 (void *)USB0_OTG_BASE);
 295 #endif
 296 #ifdef CONFIG_AM335X_USB1
 297         musb_register(&otg1_plat, &otg1_board_data,
 298                 (void *)USB1_OTG_BASE);
 299 #endif
 300         return 0;
 301 }
 302 #endif
 303
 304 #else   /* CONFIG_USB_MUSB_* && CONFIG_AM335X_USB* && !CONFIG_DM_USB */
 305
 306 int arch_misc_init(void)
 307 {
 308         struct udevice *dev;
 309         int ret;
 310
 311         ret = uclass_first_device(UCLASS_MISC, &dev);
 312         if (ret || !dev)
 313                 return ret;
 314
 315 #if defined(CONFIG_DM_ETH) && defined(CONFIG_USB_ETHER)
 316         ret = usb_ether_init();
 317         if (ret) {
 318                 pr_err("USB ether init failed\n");
 319                 return ret;
 320         }
 321 #endif
 322
 323         return 0;
 324 }
 325
 326 #endif /* CONFIG_USB_MUSB_* && CONFIG_AM335X_USB* && !CONFIG_DM_USB */
 327
 328 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 329
 330 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC) || \
 331         (defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT))
 332 static void rtc32k_unlock(struct davinci_rtc *rtc)
 333 {
 334         /*
 335          * Unlock the RTC's registers.  For more details please see the
 336          * RTC_SS section of the TRM.  In order to unlock we need to
 337          * write these specific values (keys) in this order.
 338          */
 339         writel(RTC_KICK0R_WE, &rtc->kick0r);
 340         writel(RTC_KICK1R_WE, &rtc->kick1r);
 341 }
 342 #endif
 343
 344 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 345 /*
 346  * Write contents of the RTC_SCRATCH1 register based on board type
 347  * Two things are passed
 348  * on. First 16 bits (0:15) are written with RTC_MAGIC value. Once the
 349  * control gets to kernel, kernel reads the scratchpad register and gets to
 350  * know that bootloader has rtc_only support.
 351  *
 352  * Second important thing is the board type  (16:31). This is needed in the
 353  * rtc_only boot where in we want to avoid costly i2c reads to eeprom to
 354  * identify the board type and we go ahead and copy the board strings to
 355  * am43xx_board_name.
 356  */
 357 void update_rtc_magic(void)
 358 {
 359         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 360         u32 magic = RTC_MAGIC_VAL;
 361
 362         magic |= (rtc_only_get_board_type() << RTC_BOARD_TYPE_SHIFT);
 363
 364         rtc32k_unlock(rtc);
 365
 366         /* write magic */
 367         writel(magic, &rtc->scratch1);
 368 }
 369 #endif
 370
 371 /*
 372  * In the case of non-SPL based booting we'll want to call these
 373  * functions a tiny bit later as it will require gd to be set and cleared
 374  * and that's not true in s_init in this case so we cannot do it there.
 375  */
 376 int board_early_init_f(void)
 377 {
 378         set_mux_conf_regs();
 379         prcm_init();
 380 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 381         update_rtc_magic();
 382 #endif
 383         return 0;
 384 }
 385
 386 /*
 387  * This function is the place to do per-board things such as ramp up the
 388  * MPU clock frequency.
 389  */
 390 __weak void am33xx_spl_board_init(void)
 391 {
 392 }
 393
 394 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC)
 395 static void rtc32k_enable(void)
 396 {
 397         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 398
 399         rtc32k_unlock(rtc);
 400
 401         /* Enable the RTC 32K OSC by setting bits 3 and 6. */
 402         writel((1 << 3) | (1 << 6), &rtc->osc);
 403 }
 404 #endif
 405
 406 static void uart_soft_reset(void)
 407 {
 408         struct uart_sys *uart_base = (struct uart_sys *)DEFAULT_UART_BASE;
 409         u32 regval;
 410
 411         regval = readl(&uart_base->uartsyscfg);
 412         regval |= UART_RESET;
 413         writel(regval, &uart_base->uartsyscfg);
 414         while ((readl(&uart_base->uartsyssts) &
 415                 UART_CLK_RUNNING_MASK) != UART_CLK_RUNNING_MASK)
 416                 ;
 417
 418         /* Disable smart idle */
 419         regval = readl(&uart_base->uartsyscfg);
 420         regval |= UART_SMART_IDLE_EN;
 421         writel(regval, &uart_base->uartsyscfg);
 422 }
 423
 424 static void watchdog_disable(void)
 425 {
 426         struct wd_timer *wdtimer = (struct wd_timer *)WDT_BASE;
 427
 428         writel(0xAAAA, &wdtimer->wdtwspr);
 429         while (readl(&wdtimer->wdtwwps) != 0x0)
 430                 ;
 431         writel(0x5555, &wdtimer->wdtwspr);
 432         while (readl(&wdtimer->wdtwwps) != 0x0)
 433                 ;
 434 }
 435
 436 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 437 /*
 438  * Check if we are executing rtc-only + DDR mode, and resume from it if needed
 439  */
 440 static void rtc_only(void)
 441 {
 442         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 443         struct prm_device_inst *prm_device =
 444                                 (struct prm_device_inst *)PRM_DEVICE_INST;
 445
 446         u32 scratch1, sdrc;
 447         void (*resume_func)(void);
 448
 449         scratch1 = readl(&rtc->scratch1);
 450
 451         /*
 452          * Check RTC scratch against RTC_MAGIC_VAL, RTC_MAGIC_VAL is only
 453          * written to this register when we want to wake up from RTC only
 454          * with DDR in self-refresh mode. Contents of the RTC_SCRATCH1:
 455          * bits 0-15:  RTC_MAGIC_VAL
 456          * bits 16-31: board type (needed for sdram_init)
 457          */
 458         if ((scratch1 & 0xffff) != RTC_MAGIC_VAL)
 459                 return;
 460
 461         rtc32k_unlock(rtc);
 462
 463         /* Clear RTC magic */
 464         writel(0, &rtc->scratch1);
 465
 466         /*
 467          * Update board type based on value stored on RTC_SCRATCH1, this
 468          * is done so that we don't need to read the board type from eeprom
 469          * over i2c bus which is expensive
 470          */
 471         rtc_only_update_board_type(scratch1 >> RTC_BOARD_TYPE_SHIFT);
 472
 473         /*
 474          * Enable EMIF_DEVOFF in PRCM_PRM_EMIF_CTRL to indicate to EMIF we
 475          * are resuming from self-refresh. This avoids an unnecessary re-init
 476          * of the DDR. The re-init takes time and we would need to wait for
 477          * it to complete before accessing DDR to avoid L3 NOC errors.
 478          */
 479         writel(EMIF_CTRL_DEVOFF, &prm_device->emif_ctrl);
 480
 481         rtc_only_prcm_init();
 482         sdram_init();
 483
 484         /* Check EMIF4D_SDRAM_CONFIG[31:29] SDRAM_TYPE */
 485         /* Only perform leveling if SDRAM_TYPE = 3 (DDR3) */
 486         sdrc = readl(AM43XX_EMIF_BASE + AM43XX_SDRAM_CONFIG_OFFSET);
 487
 488         sdrc &= AM43XX_SDRAM_TYPE_MASK;
 489         sdrc >>= AM43XX_SDRAM_TYPE_SHIFT;
 490
 491         if (sdrc == AM43XX_SDRAM_TYPE_DDR3) {
 492                 writel(AM43XX_RDWRLVLFULL_START,
 493                        AM43XX_EMIF_BASE +
 494                        AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET);
 495                 mdelay(1);
 496
 497 am43xx_wait:
 498                 sdrc = readl(AM43XX_EMIF_BASE +
 499                              AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET);
 500                 if (sdrc == AM43XX_RDWRLVLFULL_START)
 501                         goto am43xx_wait;
 502         }
 503
 504         resume_func = (void *)readl(&rtc->scratch0);
 505         if (resume_func)
 506                 resume_func();
 507 }
 508 #endif
 509
 510 void s_init(void)
 511 {
 512 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 513         rtc_only();
 514 #endif
 515 }
 516
 517 void early_system_init(void)
 518 {
 519         /*
 520          * The ROM will only have set up sufficient pinmux to allow for the
 521          * first 4KiB NOR to be read, we must finish doing what we know of
 522          * the NOR mux in this space in order to continue.
 523          */
 524 #ifdef CONFIG_NOR_BOOT
 525         enable_norboot_pin_mux();
 526 #endif
 527         watchdog_disable();
 528         set_uart_mux_conf();
 529         setup_early_clocks();
 530         uart_soft_reset();
 531 #ifdef CONFIG_SPL_BUILD
 532         /*
 533          * Save the boot parameters passed from romcode.
 534          * We cannot delay the saving further than this,
 535          * to prevent overwrites.
 536          */
 537         save_omap_boot_params();
 538 #endif
 539 #ifdef CONFIG_DEBUG_UART_OMAP
 540         debug_uart_init();
 541 #endif
 542
 543 #ifdef CONFIG_SPL_BUILD
 544         spl_early_init();
 545 #endif
 546
 547 #ifdef CONFIG_TI_I2C_BOARD_DETECT
 548         do_board_detect();
 549 #endif
 550
 551 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC)
 552         /* Enable RTC32K clock */
 553         rtc32k_enable();
 554 #endif
 555 }
 556
 557 #ifdef CONFIG_SPL_BUILD
 558 void board_init_f(ulong dummy)
 559 {
 560         hw_data_init();
 561         early_system_init();
 562         board_early_init_f();
 563         sdram_init();
 564         /* dram_init must store complete ramsize in gd->ram_size */
 565         gd->ram_size = get_ram_size(
 566                         (void *)CONFIG_SYS_SDRAM_BASE,
 567                         CONFIG_MAX_RAM_BANK_SIZE);
 568 }
 569 #endif
 570
 571 #endif
 572
 573 int arch_cpu_init_dm(void)
 574 {
 575         hw_data_init();
 576 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 577         early_system_init();
 578 #endif
 579         return 0;
 580 }